エンベデット システム用の従来デザイン フロー - 2022.1 日本語

Versal ACAP デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2022-04-27
Version
2022.1 日本語

従来のデザインフローを使用して、PL とエンベデッド ソフトウェア コンポーネントの両方を含むデザインを作成することもできます。このフローは、 Zynq® UltraScale+™ MPSoC に使用されるエンベデッド ソフトウェア デザインのフローに似ています。ハードウェア チームがハードウェア デザインの作成、検証、およびインプリメンテーションを担当し、そのハードウェア デザインをソフトウェア チームが使用してソフトウェア アプリケーションを開発します。

注記: 従来デザイン フローにおけるハードウェアのみのシステム用の推奨事項は、すべてエンベデット システムにも適用されます。

このフローの主な手順は次のとおりです。

  1. Vivado IP インテグレーターを使用してハードウェア デザインを作成して検証します。
  2. Vivado インプリメンテーション ツールを使用してハードウェア デザインをインプリメントします。
  3. ハードウェア デザインを Vitis エンベデット ソフトウェア開発フローにエクスポートします。
  4. Vitis エンベデッド ソフトウェア開発フローを使用して、固定ハードウェア デザイン上にソフトウェア アプリケーションを開発します。
注記: Vivado IP インテグレーターは、プロジェクト モードでのみサポートされます。
重要: このデザイン フローでは、AI エンジン コアのプログラムはサポートされないので、Versal プライム デバイスおよび Versal プレミアム デバイスにのみ使用可能です。