以前のアーキテクチャ デザインで使用されていたブロック RAM と UltraRAM は、適切な Versal ACAP ブロックが推論されて自動的に移行されます。RTL のインスタンシエーションも自動的に移行されます。特定のブロック RAM または UltraRAM のコンフィギュレーションが Versal ACAP でサポートされていない場合は、重要な警告メッセージが発行され、インスタンスはブラック ボックス エレメントに変換されます。Versal ACAP でサポートされているコンフィギュレーションに準拠するようにデザインを変更する必要があります。ザイリンクスでは、デザインが移行された後にコンフィギュレーション設定を確認し、正しいデフォルト値または設定値が自動選択されていることを確認することを推奨しています。ザイリンクスでは、ザイリンクスのパラメーター指定可能なマクロ (XPM) を使用して FIFO やその他のメモリを推論することを推奨しています。ビルトイン FIFO は、Versal ではサポートされていません。Vivado IP インテグレーターでは、Block Memory Generator IP と FIFO Generator IP は Embedded Memory Generator IP と Embedded FIFO Generator IP で置き換えられます。Block Memory Generator IP と FIFO Generator IP の移行は自動化されていません。これらのアーキテクチャの違いは、 『Versal ACAP メモリ リソース アーキテクチャ マニュアル』 (AM007) を参照してください。