デザイン クロージャ - 2022.1 日本語

Versal アーキテクチャには新しいハードウェア機能が含まれているため、タイミング クロージャやパフォーマンス クロージャなど、デザイン クロージャを達成するために、さらなる考慮事項があります。従来のザイリンクス デバイス アーキテクチャ同様、タイミング サマリがタイミング クロージャ用のサインオフ レポートとなります。Vivado Design Suite のコンパイル ツールからのガイダンスは、次のレポートとして出力されます。

• デザイン ルール チェックは、無効なハードウェア コンフィギュレーションを回避します (report_drc)。このような問題があるとデバイス イメージ ファイルは生成されず、対処が必要となります。
• 設計手法チェックは PL の最大動作周波数を改善し、ハードウェアの動作不良や不安定性の原因となりやすい安全でないデザイン構造を特定します (report_methodology、report_cdc)。タイミング クロージャを達成し、ハードウェアの安定性を確保するには、重大 (Critical) および警告 (Warning) の違反を解決する必要があります。
• ザイリンクスは、ログ ファイルの重大警告 (Critical Warning) も解決することを推奨しています。

Versal アーキテクチャはヘテロジニアスな性質のため、デザインのパフォーマンスは PS および AI エンジンにおける NoC の QoS、DDR メモリ アクセス、ソフトウェア効率、および PL の動作周波数とパイプライン処理の量に大きく依存します。タイミング、システム性能、パワー デザイン クロージャの詳細は、 『Versal ACAP システム統合および検証設計手法ガイド』 (UG1388) を参照してください。