デザインが PL コンポーネントのみ (RTL と IP のみ) で構成されている場合、 Vivado® ツールを使用してプログラマブル デバイス イメージ (PDI) を生成し、Versal デバイスをプログラムできます。以前のアーキテクチャと同様、デザイン ソースは Vivado ツールに追加し、Vivado インプリメンテーション フローでコンパイルします。
その他の重要な考慮事項を次に示します。
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ハード DDR メモリ コントローラーは、NoC IP を介してのみアクセス可能です。DDRMC を使用するには、デザインに NoC IP を含める必要があります。
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ハードウェア デバッグ コアは、デフォルトでは CIPS IP を介して接続されます。JTAG も使用できますが、推奨されません。ハードウェア デバッグ接続とそのフローの変更を理解しておく必要があります。
CIPS IP、NoC/DDRMC IP、およびハードウェア デバッグ IP のインスタンシエーション、設定、および接続に Vivado IP インテグレーターを使用し、デザインの変更にブロック デザイン オートメーションを活用することをお勧めします。Vivado IP インテグレーターでは、GT IP およびコネクティビティ IP (MRMAC IP など) もサポートされており、GT ベース デザインの作成と I/O プランニングが簡単になります。
カスタム パッケージ IP、RTL モジュールを参照するブロック、および IP カタログから利用できるその他の IP を使用して、デザイン全体を Vivado インテグレーターで完成できます。別の方法として、Vivado IP インテグレーターを使用して重要な Versal ACAP IP (CIPS IP や NoC/DDR IP など) を設定および接続し、結果のブロック デザインを RTL デザインにインスタンシエートすることもできます。詳細は、 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994) の このセクション を参照してください。