Versal ACAP のプログラマブル ロジック (PL) は、自在に構成できるロジック ブロック (CLB)、内部メモリ、および DSP エンジンで構成されています。各 CLB には 64 個のフリップフロップと 32 個のルックアップ テーブル (LUT) があります。CLB LUT の半分は、64 ビット RAM、32 ビット シフト レジスタ (SRL32)、または 2 つの 16 ビット シフト レジスタ (SRL16) として構成できます。LUT やフリップフロップのほかにも、CLB には次が含まれています。
- 演算機能や多入力ロジック機能をインプリメントするためのキャリー ルックアヘッド ロジック
- 高速 LUT カスケードを作成するための専用の内部接続 (外部配線不要)
これにより、チェーンのどのビットからでも開始できるキャリー チェーンを含む、柔軟なキャリー ロジック構造が可能になっています。CLB の分散 RAM (各 64 ビット) だけでなく、デザインに最適なメモリ アレイを構築するための専用ブロックがあります。
- アクセラレータ RAM (4MB) (一部の Versal デバイスのみ)
- ブロック RAM (各 36Kb)、各ポートは、シンプル デュアル ポート モードで 4Kx9、2Kx18、1Kx36、または 512x72 として構成可能
- UltraRAM (各 288Kb)、各ポートは、32Kx9、16Kx18、8Kx36、4Kx72 として構成可能
また、Versal デバイスは、低消費電力 DSP エンジンを数多く装備しているため、システム デザインの柔軟性を維持しながら、高速処理と小型化を同時に実現します。DSP エンジンは、アプリケーション要件に応じてさまざまなモードで構成できます。
- 27×24 ビットの 2 の補数乗算器と 52 ビット アキュムレータ
- 3 要素のベクトル/INT8 ドット積
- 18bx18b 複素乗算
- 単精度浮動小数点
PL リソース の詳細は、 『Versal ACAP コンフィギャラブル ロジック ブロック アーキテクチャ マニュアル』 (AM005)、 『Versal ACAP メモリ リソース アーキテクチャ マニュアル』 (AM007)、および 『Versal ACAP DSP エンジン アーキテクチャ マニュアル』 (AM004) を参照してください。