ロジック シミュレーション - 2022.1 日本語

ロジック シミュレーションは、PL ファブリックをターゲットとするハードウェア デザインをテストする、従来の FPGA シミュレーション フローです。このシミュレーションの範囲は、個々のハードウェア ブロックからハードウェア プラットフォーム全体に至るまでスケーラブルに指定できます。通常、シミュレーションされるモデルは RTL で、サイクル精度になります。シミュレーション速度はテスト デザインの大きさに比例するため、大規模デザインをシミュレーションする場合は比較的時間がかかります。シミュレーションの性能を向上させるために、いくつかの Versal ACAP IP ブロックを SystemC トランザクション レベル モデルに置き換えることができますが、この場合シミュレーション速度は向上しますが、サイクル精度ではなくなります。このシミュレーションの目的は、デバイスにデザインを実装する前に、ハードウェア機能を詳細に検証してデバッグすることです。

ロジック シミュレーションは、Vivado Design Suite で利用できます。詳細は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) を参照してください。