Vivado Design Suite は、すべての Versal ACAP デザイン フローにおいて重要なコンポーネントとなります。デザイン フローに基づく Vivado ツールの主な使用モデルは次のとおりです。
- 従来のデザイン フロー
- RTL および IP デザインの作成
- プラットフォーム ベース デザイン フロー
- Vitis 環境のデザイン フローで使用するための RTL カーネルの作成とパッケージ
- Vitis 環境のデザイン フローで使用するためのプラットフォームの作成とパッケージ
重要: プラットフォーム ベースのデザイン フローを使用している場合、ザイリンクスは、設計の開始時に使用できる標準プラットフォームを提供しています。これは、Vivado IP インテグレーターを使用して、ターゲット システム アプリケーションに適合するようにカスタマイズして再生成できます。詳細は、ザイリンクス ウェブサイトの ダウンロード ページにある [Vitis エンベデット プラットフォーム] タブをクリックしてください。
Vivado ツールを使用してデザインの作成、インプリメンテーション、および PL の解析が可能。一般的なタスクは次のとおりです。
- ロジック シミュレーション
- 制約の定義とタイミング解析
- NoC コンパイル
- I/O およびクロック プランニング
- ロジック合成およびインプリメンテーション
- デザイン ロジックの視覚化
- デザイン ルール チェック (DRC) と設計手法チェック
- インプリメンテーション結果の解析
- 消費電力と熱解析
- プログラムとデバッグ
RTL および IP デザインの作成
Vivado ツールは従来の RTL および IP デザイン フローをサポートしています。Vivado IP インテグレーターは、デザインのアセンブリの自動化に利用できます。RTL 開発者は、Versal ACAP で利用可能な新しい IP と、それらの使用に関連する要件を把握しておく必要があります。
- すべてのデザインには、デバイスのブートに使用される PMC を含む CIPS IP が必要です。CIPS IP は、PS ペリフェラルおよび SYSMON IP の使用にも使用されます。詳細は、 『Control Interfaces and Processing System LogiCOREIP 製品ガイド』 (PG352) を参照してください。
- デバイス上の DDRMC へは、NoC IP を介してのみアクセスできます。詳細は、 『Versal ACAP Programmable Network on Chip および Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) を参照してください。
- ハードウェア デバッグ フローは、以前のデバイスのものとは異なります。詳細は、 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908) を参照してください。
RTL カーネルの作成とパッケージ
Vivado ツールを使用して、Vitis リンカーで使用する RTL カーネルをパッケージできます。このオプションは、Vivado IP パッケージャーで利用できます。これにより、IP は XO ファイルにパッケージされて、Vitis システム リンカーによって最終デザインにリンクされます。制約を含む RTL カーネルの詳細は、 『Vitis 統合ソフトウェア プラットフォーム資料: アプリケーション アクセラレーション開発』 (UG1393) の このセクション を参照してください。
推奨:
ザイリンクスでは、RTL 開発者が Vitis 環境のデザイン フローを使用している場合、このアプローチを利用して既存のロジックを組み込むことを推奨しています。
プラットフォームの作成とパッケージ
Vivado ツールを使用して拡張プラットフォームを作成し、その後、Vitis ツールを使用してプロセッシング システムで拡張できます。プラットフォームには通常、基本的なシステム レベルのリソースが含まれており、これらは PS、NoC、DDRMC、およびプライマリ I/O といったアクセラレータで共有されます。ハードウェア プラットフォームの定義の詳細は、
『Vitis 統合ソフトウェア プラットフォーム資料: アプリケーション アクセラレーション開発』 (UG1393) を参照してください。
注記: これは、AI エンジン リソースの使用をサポートする唯一のデザイン フローです。
ザイリンクスでは、次を推奨します。
- プラットフォームには必須の Versal ACAP ブロックとボード インターフェイス IP のみを含める
- 必須ブロック: CIPS、NoC、AI エンジン、Clocking Wizard、割り込みコントローラー
- インターフェイス ブロック: 高速 I/O、メモリ コントローラー
- ストリーミングまたはメモリ マップド インターフェイスやその他のプラットフォーム ストリーミング インターフェイスを介して AI エンジン と相互作用する RTL モジュールを、Vitis RTL カーネルにマップする
このアプローチの利点は次のとおりです。
- プラットフォームの再利用性が高まる
- タスクの分離が促進される
- 統合プロセスの自動化機能が向上する
- DFX の範囲と可能性が拡大する