高速コネクティビティおよび暗号化統合 IP - 2022.1 日本語

Versal ACAP デザインガイド (UG1273)

Document ID: UG1273
Release Date: 2022-04-27
Version: 2022.1 日本語

概要
Versal ACAP の概要
設計プロセス別のコンテンツガイド
このユーザーガイドについて
システムアーキテクチャ
AI エンジン
プログラマブルロジック
NoC
XPIO
DDR4、LPDDR4、および LPDDR4X 用の DDRMC
PS、PMC、および CPM 用の CIPS
PS
APU
RPU
標準ペリフェラル
AMBA 仕様インターフェイス
PMC
フラッシュメモリコントローラー
CPM
GT
HSDP
高速コネクティビティおよび暗号化統合 IP
MRMAC
DCMAC
Interlaken
高速暗号化
システムプランニング
システムデザインタイプ
デザインフロー
従来のデザインフロー
ハードウェアのみのシステム用の従来デザインフロー
エンベデットシステム用の従来デザインフロー
プラットフォームベースのデザインフロー
各デザインフローでの Vivado ツールの使用方法
ブロックデザインフロー
CIPS IP コア
AI エンジン IP
AXI NoC IP
Transceivers Bridge
デザインのアドレスマップ
RTL デザインフロー
I/O プランニング
高性能 I/O
高密度 I/O
MIO (Multiplexed I/O)
EMIO (Extended Multiplexed I/O)
ロジックシミュレーション
インプリメンテーション
消費電力クロージャ
制約の適用とデザインのインプリメンテーション
消費電力レポート
デザインがバジェット内に収まっていることをチェックする
デザインクロージャ
各デザインフローでの Vitis 環境の使用方法
Vitis 環境の設計手法
AI エンジングラフの開発と検証
Vitis HLS を使用する PL カーネル開発
RTL と Vivado Design Suite を使用する PL カーネル開発
標準のザイリンクスプラットフォームを使用した適応型サブシステムの統合
シミュレーション
ハードウェアテスト
カスタムプラットフォームの開発と検証
カスタムプラットフォームを使用したシステム統合とテスト
シミュレーションフロー
ロジックシミュレーション
SystemC モデルを使用したロジックシミュレーション
HLS シミュレーション
AI エンジンのシミュレーション
エンベデットデットソフトウェアのシミュレーション
ハードウェアエミュレーション
NoC エミュレーション
デザインフローにおけるブートイメージの生成
システムの移行
性能と PL 最大周波数
CLB
オンチップメモリリソース
DSP
クロッキング
I/O
ソフトメモリコントローラー
AXI Interconnect
GT
PCIe サブシステム
イーサネット MAC
プロセッサとペリフェラル
システムデバッグ
システムモニター
電源とエラー処理
セキュリティ
ブートおよびコンフィギュレーション
従来の SoC ブート
Tandem コンフィギュレーション
PL のコンフィギュレーションと JTAG
プリミティブ
RAM プリミティブ
ブロック RAM プリミティブ
UltraRAM プリミティブ
DSP プリミティブ
CLB プリミティブ
コーディングスタイルとプリミティブインスタンシエーションの例
その他のリソースおよび法的通知
ザイリンクスリソース
Documentation Navigator およびデザインハブ
参考資料
改訂履歴
お読みください: 重要な法的通知

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