RTL Kernel ウィザードで Vitis コア開発キットで使用する RTL デザインのパッケージを実行できますが、RTL カーネルの設計時には 『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) の推奨事項に従う必要があります。
カーネルを設計する際は、インターフェイスおよびパッケージの要件に従うことに加え、次のパフォーマンス要件も念頭に置いておく必要があります。
RTL Kernel ウィザードで Vitis コア開発キットで使用する RTL デザインのパッケージを実行できますが、RTL カーネルの設計時には 『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) の推奨事項に従う必要があります。
カーネルを設計する際は、インターフェイスおよびパッケージの要件に従うことに加え、次のパフォーマンス要件も念頭に置いておく必要があります。