この資料は、AMD/ザイリンクス FPGA ベースの Alveo アクセラレータ カードを使用してデータセンター アプリケーションを高速化する RTL 設計者を対象としています。Vitis アプリケーション アクセラレーション開発フローは、RTL デザインとホスト アプリケーションを組み合わせて、Alveo アクセラレータ カード上で実行される統合システムにするためのモデルを提供します。このガイドの目的は、RTL 設計者が Vitis ツールを理解し、使用するのに必要な主な概念を紹介することです。
次は、RTL デザインを使用して FPGA 上でアクセラレーションされたアプリケーションを作成するための重要な概念です。
- アクセラレーションされたデータセンター アプリケーションは、CPU および RTL デザインで動作するホスト コード、または Alveo アクセラレータ カードのプログラマブル ロジック (PL) 領域で動作する RTL カーネルに分割されます。
- Vitis では、Vivado IP パッケージャーを使用して IP を RTL カーネルとしてパッケージすることにより、既存の RTL デザインに少し変更を加えるだけで、インターフェイス要件を満たすことができるようになっています。
- x86 CPU で実行されているホスト アプリケーションは、ザイリンクス ランタイム (XRT) API を使用して、デバイスおよびアクセラレータと対話します。XRT API を使用すると、アプリケーションがアクセラレータ内のアドレス マップド レジスタを読み出しまたは書き込みでき、Alveo カード内のグローバル メモリとの間でデータ バッファーを転送できます。
- アクセラレータ カードのホストとグローバル メモリ間のデータ転送によりレイテンシが発生し、アクセラレーション全体に悪影響を及ぼすことがあります。実際のシステムでアクセラレーションを達成するには、RTL カーネルのパフォーマンスがデータ転送の追加レイテンシを上回る必要があります。
- Vivado IP からの RTL カーネルには、Vitis ツールへの統合用の信号要件はほとんどありませんが、アドレス マップド レジスタにアクセスするための AXI4-Lite インターフェイス、グローバル メモリに接続するための AXI4 メモリ マップド インターフェイス、動作のためのクロックとリセットが含まれている必要があります。
このガイドの次のセクションでは、Alveo アクセラレータ カードを操作し、Vitis コンパイラで使用できるように RTL をカーネルとしてパッケージし、統合アプリケーションのホスト プログラムの作成に XRT ネイティブ API を使用する方法の詳細について説明します。このセクションでは、Vitis ツールと開発環境をより深く理解するために確認する必要がある追加情報を示します。