Vitis IDE から RTL Kernel ウィザードを開始した場合は、Summary ページで OK をクリックすると、サンプルの IP プロジェクトが Vivado Design Suite で開き、RTL カーネル コードを終了できるようになります。
Vivado IP カタログから RTL Kernel ウィザードを開始した場合は、Summary ページで OK をクリックすると、RTL Kernel Wizard IP が現在のプロジェクトにインスタンシエートされます。この後、次の手順に従ってください。
- Generate Output Products ダイアログ ボックスが表示されたら、Skip をクリックして閉じます。
- Sources ウィンドウに追加された <kernel_name>.xci ファイルを右クリックし、Open IP Example Design をクリックします。
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Open Example
Design ダイアログ ボックスで Example project directory を指定するか、デフォルト値のまま OK をクリックします。 ヒント: サンプル プロジェクトが RTL カーネル IP 用に作成されます。このサンプル IP プロジェクトは Vitis IDE から RTL Kernel ウィザードを開始した場合に作成されるサンプル プロジェクトと同じもので、これを使用してカーネルの開発を完了します。
- この段階で、RTL Kernel ウィザードを起動した元の Vivado プロジェクトを閉じることができます。
サンプル IP プロジェクトには、RTL タイプのカーネル プロジェクト に説明されるように、Verilog サンプルおよび制御レジスタを含む最上位 RTL カーネル ファイルが含まれます。最上位 Verilog ファイルには、必要な入力/出力信号およびパラメーターが含まれています。これらの最上位ポートはカーネル仕様ファイル (kernel.xml) と同じになります。RTL コードと統合すると、RTL カーネルを完成できます。
最上位ファイルで定義されている AXI4 インターフェイスには、効率的でスループットの大きいインターフェイスの生成に必要な AXI4 信号の最低限のセットが含まれています。信号が存在しない場合は、残りの AXI システムに接続される際に、最適化されたデフォルト値が使用されます。これらの最適化されたデフォルト値を使用すると、システムで不要な AXI 機能を省略できるので、エリアが節約され、複雑性も軽減されます。RTL コードに除外した AXI 信号が含まれる場合は、これらの信号を最上位 RTL カーネル ファイルのポートに追加すると、IP パッケージャーで適切に処理されます。
その後、カーネルの内容をカスタマイズし、その内容をザイリンクス オブジェクト (xo) ファイルにパッケージします。