ヒント: このトピックでは、
『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) に説明されている Vivado Design Suite ツールおよび設計手法を理解していることが必要です。
Vitis 環境では、ほとんどの場合、CU をハードウェア プラットフォームにリンクし、FPGA バイナリ (xclbin) を生成する際、プログラマブル ロジック領域の合成およびインプリメンテーションのプロセスは完全に隠されています。アプリケーション開発者はハードウェア開発プロセスを意識する必要はなく、ロジックの配置や配線遅延などの制約を管理する必要もありません。Vitis ツールでは、FPGA インプリメンテーション プロセスのほとんどが自動化されています。
ただし、特に大型デザインをインプリメントするときなど、Vitis コンパイラで運用される合成およびインプリメンテーション プロセスを一部制御する必要がある場合もあります。そのため、v++
設定ファイルまたはコマンド ラインでオプションを指定することにより、Vitis ツールでこれらを制御できるようになっています。次に、Vivado 合成およびインプリメンテーション結果を制御するメソッドの一部を示します。
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--vivado
オプションを使用して Vivado ツールを管理する。 - 複数のインプリメンテーション ストラテジを使用して、困難なデザインでタイミング クロージャを達成する。
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-to_step
および-from_step
オプションを使用して、コンパイルまたはリンクを特定の段階まで実行し、デザインを手動で操作して、その段階から再開する。 - Vivado プロジェクトをインタラクティブに編集し、その結果を FPGA バイナリの生成に使用する。