- ミラー モジュールのソースは、XCLBIN の生成時に IP ソースと共に生成されます。モジュールのコードを手動で記述しない場合は、これらのソース ファイルを使用してコピーします。
- <vivado_project_dir>/<project_name>/<project_name>.gen ディレクトリを見つけます。
- 次の
find
コマンドを実行すると、sim_ipc
ミラー モジュール用に生成されたファイルのリストが表示されます。find . -regextype grep -regex ".*\/export\/.*\.\(h\|cpp\|sv\).user"
これにより、次の形式のファイルのリストが表示されます。
./sources_1/bd/<design_name>/ip/<module_name>/export/<module_name>_mirror.cpp.user,
./sources_1/bd/<design_name>/ip/<module_name>/export/<module_name>_mirror.h.user,
./sources_1/bd/<design_name>/ip/<module_name>/export/<module_name>_mirror.sv.user
- これらのファイルを .user 拡張子なしの名前でユーザーのプロジェクト ディレクトリにコピーします。モジュールごとに 3 つのファイルが生成されます。これらは、システム Verilog スタブ モジュール定義を含む .h、.cpp、および .sv の SystemC インプリメンテーションです。
- https://github.com/Xilinx/Vitis_Accel_Examples/tree/master/emulation/external_traffic_generator/example/utils から 4 つのユーティリティ ソース ファイルをユーザーのプロジェクト ディレクトリにコピーします。
- https://github.com/Xilinx/Vitis_Accel_Examples/tree/master/emulation/external_traffic_generator/example/utils/run.sh をガイドとして使用して、コンパイル、エラボレーション、およびシミュレーション スクリプトを作成します。