AXI4-Lite レジスタとしてタグ付けされた Gateway Ins および Gateway Outs は、次の回路図に示すように、メモリ マップ内の異なる 32 ビット レジスタにマップされます。
次の回路図は、1 つの AXI4-Lite インターフェイスへのマップ例で、すべてのゲートウェイに同じインターフェイス名が指定されているものとします。複数の AXI4-Lite インターフェイスがある回路図では、同じインターフェイス名のあるゲートウェイのグループごとに、それぞれ AXI4-Lite インターフェイスがあります。
図に示すように、example_dds_inf_axi_lite_interface というモジュールが RTL デザインに挿入され、このモジュールにより Model Composer デザインの config_tvalid および config_tdata ポートが駆動されます。最上位では、スレーブ AXI4-Lite インターフェイスが使用されます。このモジュールによりアドレス デコードが実行され、プロセッサから取得したアドレスに基づいて config_tvalid または config_tdata ポートが駆動されます。
アドレス指定 (s_axi_araddr および s_axi_awaddr) に必要なビット数は、AXI4-Lite インターフェイス レジスタの数と各 AXI4-Lite レジスタのオフセット仕様によって決まります。モジュール生成中には各レジスタを別々にデコードするのに十分なビットが提供されます。この例には phase_data と phase_valid という 2 つのゲートウェイがあり、各ポートにアドレス オフセット 0x0000、0x0004 が割り当てられます。この結果、3 つのアドレス ビットが割り当てられます。