ザイリンクス Clock Enable (CE) Probe は、Model Composer モデルのザイリンクス信号から派生したクロック イネーブル信号を抽出するためのメカニズムを提供します。
このプローブは、任意のザイリンクス信号タイプを入力として受信し、ブール出力信号を生成します。ブール出力は、デザインのブール値を受信する任意の点で使用できます。プローブ出力は、マルチレート回路のハードウェア インプリメンテーションで使用される理想的なクロック イネーブル信号の動作を模倣する周期的なパルスです。パルスの周波数は、入力信号のサンプル周期から導かれます。イネーブル パルスは、入力信号のサンプル期間の最後に、1 Simulink® システム周期間アサートされます。サンプル周期が Simulink システム周期に等しい信号では、このブロックの出力は常に 1 です。
下に、モデル例と、Clock Enable Probe の使用法と動作を表す解析スコープを示します。モデルの Simulink システム サンプル周期は、System Generator トークンで 1.0 秒と指定されています。モデルには、Simulink システム周期に加え、Down Sample ブロックで定義されたサンプル周期がほかに 3 つあります。Clock Enable Probe は、各 Down Sample ブロックの後に配置され、派生クロック イネーブル信号を抽出します。プローブ出力は出力ゲートウェイに送信され、さらに Scope に送信されて解析されます。このモデルには、ハードウェアのシステム クロックの double 値を生成する CLK プローブも含まれています。Scope 出力は、Clock Enable Probe からの出力と、CLK プローブ出力を示します。
オプション
- [Use clock enable signal without Multi-Cycle path constraints]
- Clock Enable Probe ブロックから生成される信号のマルチサイクル パス制約を無効にします。これは一般的に、生成された信号がクロック イネーブルに関係しない別のタイミング信号として使用される場合に適用されます。