ザイリンクス Expression ブロックは、論理式をビットごとに実行します。
式は、次の表で説明されている演算子で指定されます。入力ポートの数は、式から推論されます。入力ポートのラベルは式から特定され、ブロックにもそれに応じてラベルが付けられます。たとえば、~((a1 | a2) & (b1 ^ b2)) という式からは、'a1'、'a2'、'b1'、'b2' という 4 つの入力ポートを持つブロックが生成されます。
式が解析され、同等の文が VHDL (または Verilog) で記述されます。Expression ブロックで使用できる演算子を、優先順位の高い順に次に示します。
| 演算子 | 記号 |
|---|---|
| Precedence | () |
| NOT | ~ |
| AND | & |
| OR | | |
| XOR | ^ |
ブロック パラメーター
Simulink® モデルでブロックのアイコンをダブルクリックすると、Block Parameters ダイアログ ボックスが開きます。
- Basic タブ
- [Basic] タブには、次のパラメーターがあります。
- Expression
- ビット単位の論理式。
- Align Binary Point
- ブロックで 2 進小数点が自動的に揃えられるよう指定します。オフの場合、すべての入力の 2 進小数点位置は同じである必要があります。
このブロックで使用されるその他のパラメーターについては、[Block Parameters] ダイアログ ボックスの共通オプション を参照してください。