FPGA デザインのパフォーマンスを向上するためのヒント - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語

バックエンド インプリメンテーション ツールですべての最適化を実行しようとすると、次の理由からタイミング クロージャを達成できない可能性があります。

  • Model Composer デザインに FIR Compiler および FFT のようなより複雑な IP ブロックが生成されます。これらは高度に最適化されたネットリストとして合成ツールおよびインプリメンテーション ツールに供給されるので、それ以上の最適化は実行できないことがあります。
  • Model Composer ネットリストで多数のプリミティブ (レジスタ、BRAM、DSP48E1 など) がインスタンシエートされた HDL コードが生成されます。これらのエレメントは、合成ツールではそれほど最適化できません。

次に、インプリメンテーション プロセスを開始する前に Model Composer でデザインのパフォーマンスを向上するために可能な操作を示します。