通常、Model Composer デザインはビット精度およびサイクル精度であり、Simulink でのシミュレーション結果はハードウェアでの動作と完全に一致します。ただし、場合によっては、Simulink シミュレーションの結果と HDL シミュレータによるシミュレーション結果を比較すると役立つことがあります。デザインにブラック ボックスが含まれている場合は特にそうです。System Generator トークンのパラメーター ダイアログ ボックスで Create Testbench をオンにすると、これが可能になります。
<design> というデザインの最上位に System Generator トークンが配置されているとします。このトークンのパラメーター ダイアログ ボックスでは、Compilation が HDL
Netlist に設定されており、Create Testbench がオンになっています。Generate をクリックすると、Model Composer により、通常デザインに対して生成されるファイルに加えて次のファイルが生成されます。
- テストベンチ HDL エンティティを含む <design>_tb.vhd/.v。
- HDL テストベンチ シミュレーションで使用するベスト ベクターを含む .dat ファイル。
Vivado 統合設計環境 (IDE) を使用して RTL シミュレーションを実行できます。詳細は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) を参照してください。
Model Composer で生成される .dat ファイルには、Gateway ブロックを通過する値が保存されます。HDL シミュレーションでは、.dat ファイルからの入力値がスティミュラス、出力値が予測される結果となります。テストベンチは、デザインの HDL にスティミュラスを供給し、HDL の結果と予測結果を比較するためのラッパーです。