HDL 協調シミュレーション - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語

ここでは、ザイリンクス HDL ブロック、HDL モジュールと Simulink ブロック デザインを含む混合言語/混合フローのデザインをシミュレーションする方法を説明します。

Model Composer では、ブラック ボックスのシミュレーションを実行するとき、HDL シミュレータが自動的に起動して、随時追加 HDL を生成し (HDL テストベンチのようなもの)、HDL をコンパイルし、シミュレーション イベントをスケジュールし、Simulink と HDL シミュレータ間のデータ通信が処理されます。これを HDL 協調シミュレーションと呼びます。