Model Composer でのリソース解析 - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語

Model Composer で生成された HDL ファイルがターゲット デバイスに収まることを確認するため、使用されているリソースを解析する必要がある場合があります。このプロセスを短時間で実行できるようにするため、Model Composer にはリソース解析が統合されています。

リソース解析を実行すると、モデルで使用されるルックアップ テーブル (LUT)、レジスタ、DSP48 (DSP)、およびブロック RAM (BRAM) の数を判断できます。解析は合成後またはインプリメンテーション後に実行され、 Vivado® ツールで使用されるリソースと、 Simulink® の Model Composer モデルを比較できます。このため、デザインでリソースが過剰に使用されているエリアがないかを調べるために Simulink モデリング環境を離れる必要がありません。

コンパイル ターゲット (IP カタログなど) でリソース解析を実行すると、ブロックの LUT、レジスタ、DSP、およびブロック RAM リソースの使用率が表形式で表示されます。これはリソース解析の表です。この表の内容は、列を使用して DSP などのメトリクスに基づいて並べ替えることができます。また、表のエントリと Simulink モデル間をクロスプローブできるようになっており、モデルのタイミング エラーを検出および修正しやすくなっています。リソース解析の表から Simulink モデルにクロスプローブするには、表の行を選択します。モデルの対応するブロックまたは階層が黄色くハイライトされます。