Mult - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語

ザイリンクス Mult ブロックは、乗算器をインプリメントします。2 つの入力ポートのデータの積を計算し、出力ポートに結果を生成します。

ブロック パラメーター

Simulink® モデルでブロックのアイコンをダブルクリックすると、Block Parameters ダイアログ ボックスが開きます。

Basic タブ
Basic タブには、次のパラメーターがあります。
Precision

固定小数点演算の出力精度を指定します。浮動小数点出力は、常に Full 精度です。

Full
結果をエラーなしで表すのに十分な精度が使用されます。
User Defined
全精度が必要ない場合に、このオプションを使用して合計ビット数または小数部のビット数を減らすことができます。
Fixed-point output type
Arithematic Type
Signed (2’s comp)
出力は符号付き (2 の補数) の値です。
Unsigned
出力は符号なしの値です。
Number of bits
出力値の 2 進小数点のビット位置を指定します (ビット 0 が最下位ビット)。
Binary point
固定小数点出力の 2 進小数点の位置を指定します。
Quantization

[Block Parameters] ダイアログ ボックスの共通オプション の「Overflow」および「Quantization」を参照してください。

Overflow

[Block Parameters] ダイアログ ボックスの共通オプション の「Overflow」および「Quantization」を参照してください。

Optional Port
[Provide enable port]
Latency
ブロックの出力を遅延させるサンプル周期数を指定します。
注記: Model Composer で Mult ブロックのレイテンシを 4 に設定した場合のみ、生成された Multiplier IP で 3 つのパイプライン段がすべて使用されます。
Implementation タブ
Implementation タブには、次のパラメーターがあります。
Use behavioral HDL (otherwise use core)

ブロックを合成可能な HDL としてインプリメントします。これにより、ダウンストリームの論理合成ツールによるパフォーマンスまたはエリアを優先した最適化の柔軟性が最大になります。

注記: 浮動小数点演算には、ブロックで常に浮動小数点演算子コアが使用されます。
Core Parameters
Optimize for Speed|Area
スピードまたはエリアのいずれかに最適化するようブロックを設定します。
Use embedded multipliers
ターゲット デバイスで可能な場合に XtremeDSP スライス (DSP48 タイプのエンベデッド乗算器) を使用するよう指定します。
Test for optimum pipelining
レイテンシが最適なパイプラインの長さ以上であるかをチェックします。レイテンシ値がこのテストで正しいと判断された場合、生成されたコアは速度で最適化されていることを意味します。

このブロックで使用されるその他のパラメーターについては、[Block Parameters] ダイアログ ボックスの共通オプション を参照してください。

LogiCORE™ ™ 資料

『Multiplier LogiCORE IP 製品ガイド』 (PG108)

『Floating-Point Operator LogiCORE IP 製品ガイド』 (PG060)