SysgenPortDescriptor のメソッド - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語
メソッド 説明
setName(name) このポートに使用する HDL 名を設定します。
setSimulinkPortNumber(num) Simulink® でこのポートに関連付けられているインデックスを設定します。num は割り当てるインデックスを指定します。インデックスは 1 から始まります (Simulink と同様)。
setType(typeName)

このポートのタイプを設定します。タイプには、ブール、UFix_<n>_<b>、Fix_<n>_<b>、符号付き、または符号なしのいずれかを指定します。最後の 2 タイプを選択しても、幅および 2 進小数点の位置は変わりません。

XFloat_<exponent_bit_width>_fraction_bit_width> もサポートされています。例: ap_return_port = this_block.port('ap_return');

ap_return_port.setType('XFloat_30_2');

setWidth(w) このポートの幅を w に設定します。
setBinpt(bp) このポートの 2 進小数点の位置を bp に設定します。
makeBool() このポートをブールにします。
makeSigned() このポートを符号付きにします。
makeUnsigned() このポートを符号なしにします。
setConstant() このポートを定数にします。
setGatewayFileName(filename) このポートのシミュレーションおよびテストベンチ生成で使用される DAT ファイル名を設定します。シミュレーション中にユーザーのデータ ファイルが使用できるように、双方向ポートにのみ使用する関数です。このパラメーターを入力および出力ポートに設定するのは無効で、無視されます。
setRate(rate) このポートのレートを指定します。rate には正の整数で指定します ( MATLAB® の double または定数の場合は Inf)
useHDLVector(s) 1 ビット ポートを、シングル ビット (std_logic など) またはベクター (std_logic_vector(0 downto 0) など) に指定します。
HDLTypeIsVector() 1 ビット ポートを std_logic_vector(0 downto 0) に設定します。