その他の方法 - 2022.1 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2022-05-26
Version
2022.1 日本語
  • ソース デザインを変更する
    • 追加のパイプラインを使用する

      ブロック RAM および DSP48 内の出力レジスタおよびパイプライン レジスタを使用します。

    • 関数を並列実行する

      関数を遅いクロック レートで並列実行します。

    • リタイミング手法を使用する

      既存のレジスタを組み合わせロジックを介して移動します。

    • 可能な場合にハード コアを使用する

      分散 RAM の代わりにブロック RAM を使用します。

    • 関数に異なる設計手法を使用する
  • デザインを過剰に制約しない

    デザインを過剰に制約せず、適宜 Up/Down Sample ブロックを使用します。

  • クリティカルなデザイン モジュールの周波数を低減する
  • インプリメンテーション ツールで調整する
    • さまざまな合成オプションを試してみる
    • クリティカル モジュールをフロアプランする