可能な限り、パイプライン レジスタを挿入してください。パイプラインは、Delay ブロックを使用して効率的にインプリメントできます (SRL32 プリミティブが使用される)。レジスタに初期値を指定する必要がある場合は、Register ブロックを使用してください。また、SRL32 の入力パスがタイミングを満たさない場合は、関連する Delay ブロックの前に Register ブロックを配置し、Delay ブロックのレイテンシを 1 に削減します。これにより、配線ツールの柔軟性がさらに増し、Register および Delay ブロック (SRL + Register) を離して配置して、このパスの配線遅延のマージンを最大にできます。
次の図に示すように、Convert ブロックをエンベデッド レジスタ段とパイプライン接続すると、最大パフォーマンスを達成できます。
ザイリンクス ブロックでより効率的なインプリメンテーションを達成するには、Implement using behavioral HDL オプションをオンにします。次に示すように、Delay ブロックの遅延が 32 以上の場合、ザイリンクス合成により 1 つの LUT にマップされる SRLC32E (32 ビットのシフト レジスタ) が推論されます。
ブロック RAM (BRAM) には、内部出力レジスタを使用してください。これはレイテンシを 1 (デフォルト) から 2 に設定すると使用できます。これにより、ブロック RAM 出力レジスタがイネーブルになります。
DSP48E1 を使用する場合は、入力、出力、および内部レジスタを、FIFO を使用する場合は、エンベデッド レジスタ オプションを使用します。また、すべての高位 IP ブロックのパイプライン オプションを確認します。