リソース解析の実行 - 2022.1 日本語

次のコンパイル ターゲットのいずれかを生成すると、いつでもリソース解析を実行できます。

• IP カタログ
• ハードウェア協調シミュレーション
• 合成済みチェックポイント
• HDL ネットリスト

Model Composer でリソース解析を実行するには、次の手順に従います。

1. Simulink モデルで System Generator トークンをダブルクリックします。
2. System Generator トークンのダイアログ ボックスで次のように設定します。
   1. Compilation タブ:
      • デザインをインプリメントする Part を指定します。
        注記: Board ではなく Part を選択する場合は、Part フィールドに Board で選択したパーツ名を入力します。
      • Compilation でターゲットの 1 つを選択します。

        Model Composer では、Compilation で選択したどのターゲットに対してもリソース解析を実行できます。

      • Target Directory を指定します。
   2. Clocking タブ:
      • ランタイムを重視するか、正確さを重視するかによって、Perform Analysis フィールドを Post Synthesis または Post Implementation に設定します。
      • Analyzer type を Resource に設定します。
   図 1. [Resource Analyzer] ダイアログ ボックス
3. System Generator トークンで Generate をクリックします。

   [Generate] をクリックすると、次が実行されます。

   1. Model Composer で選択されているコンパイル ターゲットに必要なファイルが生成されます。Model Composer では、リソース解析のために Vivado がバックグラウンドで起動されます。
   2. Perform analysis で Post Synthesis を選択したか、Post Implementation を選択したかによりますが、デザインは Vivado で合成またはインプリメンテーションまで実行されます。
   3. Vivado ツールの実行が完了すると、Vivado データベースからリソース使用率データが収集され、指定ファイル フォーマットでターゲット ディレクトリに保存されます。リソース使用率データが収集されると、Vivado プロジェクトが閉じ、MATLAB/Model Composer プロセスに戻ります。
   4. Model Composer でリソース使用率データが処理され、[Resource Analyzer] ダイアログ ボックスの表にその情報が表示されます (次の図を参照)。
   図 2. [Resource Analyzer] ダイアログ ボックス

   [Resource Analyzer] ダイアログ ボックスの表には、次のように表示されます。

   • ダイアログ ボックスのヘッダー部分に、Vivado からリソース使用率データが収集された Vivado デザイン段階が示されます。これは Post Synthesis または Post Implementation です。
   • 表内のツールバーには、リソース数の表示方法を変更するボタンがあります。
     • [Hierarchical/Flat Display]: 階層表示またはフラットなリスト表示に切り替えます。
     • [Collapse All]: デザイン階層を非展開にして最上位オブジェクトのみを表示します。
     • [Expand All]: 階層をすべて展開し、デザインの各サブシステムおよび各ブロックで使用されるリソースを表示します。
   • 表の各列の見出しには、デザインのターゲットに指定されているザイリンクス デバイスで使用可能なリソースの合計数が表示されます。次の例では Kintex-7 FPGA がターゲットになっています。
     図 3. Kintex-7 のリソース解析レポート
   • この例では、デザインの各サブシステムおよびブロックが階層別にリストされ、次のリソース タイプの数が示されています。

     [BRAMs]

     ブロック RAM および FIFO プリミティブ。

     ブロック RAM (BRAM) は、次のようにカウントされます。

     表 1. BRAM 数

     プリミティブ タイプ	ブロック RAM 数
     RAMB36E	1
     FIFO36E	1
     RAMB18E	0.5
     FIFO18E	0.5

     プリミティブのバリエーション (RAM36E1 や RAM36E2 など) もすべて同じ方法でカウントされます。

     ブロック RAM の総数 = (RAMB36E の数) + (FIFO36E の数) + 0.5 (RAMB18E の数 + FIFO18E の数)

     [DSPs]

     DSP48 プリミティブ (DSP48E、DSP48E1、DSP48E2) および DSP58

     [Registers]

     レジスタおよびフリップフロップ。「FD*」 (FDCE、FDPE、FDRE、FDSE など) および「LD*」 (LDCE、LDPE など) で始まるプリミティブは、すべて Registers に含まれます。

     [LUTs]

     すべて LUT タイプ。

   • 表示順序は、列見出しをクリックして列の値順に並べ替えることができます。
   • 表の中で行を選択すると Simulink モデルにクロスプローブでき、Simulink モデルの対応する HDL ブロックがハイライトされます。リソース解析結果からモデルへのクロスプローブ を参照してください。