まず、 Vivado® IP インテグレーターでプラットフォーム デザインを含むブロック図を作成する必要があります。デザインのアクセラレータ部分を含むプラットフォーム ベース システムとして、コンフィギャララブル サンプル デザイン、リファレンス デザイン、またはカスタム デザインを使用することが可能です。
次の例では、プラットフォーム デザインには Zynq®-7000 プロセッシング システムおよび AXI DMA が含まれています。接続プラットフォーム デザインは、DMA を使用して DDR メモリとデータを送受信し、DDR から受信したデータに DES 暗号化を実行して、暗号化されたデータを DDR に戻します。AXI4-Stream ポート M_AXIS_MM2S および S_AXIS_S2MM (データパス) は、ブロック図 (BD) の外部ポートです。これは、Model Composer BD のインポート時に、これらのインターフェイスを Model Composer で使用できることを示します。AXI4-Lite インターフェイス M00_AXI も外部インターフェイスになっていて、アクセラレータ IP に制御インターフェイスがあることを示しています。
IP インテグレーターでのデザインの要件は次のとおりです。
- このシステムは、特定のボートまたはパーツ用にビルドする必要があります。これにより、一部のポートおよびインターフェイスにロケーション属性が割り当てられます。
- デザインのアクセラレータ部分に設定する AXI インターフェイスは、外部インターフェイスにする必要があります。
図 1. AXI インターフェイス
ザイリンクスでは、現在のところ、プラットフォーム フレームワークに次のインターフェイスをサポートしています。
インターフェイス | マスター | スレーブ |
---|---|---|
AXI4 | 〇 | × |
AXI4-Lite | 〇 | × |
AXI4-Stream | 〇 | 〇 |