IP インテグレーターを使用してターゲット ハードウェアで問題なく動作するデザインを作成するには、リセットおよびクロック供給の注意事項を理解しておく必要があります。この章では、システム レベルでのクロックおよびリセットの接続について説明します。Vivado® IP インテグレーターでは、ザイリンクス プラットフォーム ボード フローを使用し、信号インターフェイスを介してデザイン内の IP をボード コンポーネントに自動的に接続できます。また、すべてを手動で接続することもできます。この章で示す例および全体的なフローにはプラットフォーム ボード フローを使用しますが、注意事項はどのブロック デザインにも該当します。
メモリ IP コアを使用したデザインでは、コアにクロック ソースが含まれているので、ボード オシレーターからのプライマリ クロックをメモリ IP コアに直接接続する必要があります。詳細は、メモリ IP コアを含むデザイン を参照してください。
メモリ IP コアでは 5 つまでのクロックを追加で生成でき (UltraScale デバイス用のメモリ IP では 4 つのみ)、これらのクロックは必要に応じてデザインのリセットに使用できます。メモリ IP コアを含むデザインでは、プライマリ オンボード クロックがメモリ コントローラーに接続されるようにし、残りのデザインには追加のクロック ソースとしてユーザー クロック (ui_clock または ui_addn_clk_x) を使用します。
プラットフォーム ボード フローを使用する IP インテグレーター デザインでは、特定の IP (メモリ IP や Clocking Wizard など) でボード レベルのクロック設定がサポートされます。残りのシステムには、その IP からクロックを派生させることができます。同様に、リセット信号の駆動には、特定のリセット IP (proc_sys_reset など) でボード レベルのリセットがサポートされます。外部リセットを必要とするその他の IP を使用することはできますが、プラットフォーム ボード フローでは現在のところサポートされていません。
次のセクションでは、さまざまなデザイン タイプのリセット トポロジについて説明します。