ザイリンクス メモリ IP は、UltraScale アーキテクチャおよび 7 シリーズ FPGA ユーザー デザインを AMBA® AXI4 (Advanced Extensible Interface) スレーブ インターフェイスを使用して DDR2、DDR3 または DDR4 SDRAM、QDRII+ SRAM、RLDRAM 3 デバイスとインターフェイスさせるための、設計済みコントローラーと物理レイヤー (PHY) を組み合わせたものです。
詳細は、次の資料を参照してください。
- 『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150)
この章では、Vivado IP インテグレーターでの LogiCORE IP DDR4、DDR3、または DDR2 SDRAM メモリ インターフェイスの使用、カスタマイズ、シミュレーションについて説明します。コアのアーキテクチャと、カスタマイズおよびインターフェイス方法を詳しく説明します。
ヒント: この章では Kintex®-7 ボード KC705 を使用して説明していますが、UltraScale デバイスおよび KCU105 ボードを使用した場合の違いについても適宜説明します。これらのガイドラインは、カスタム ボードのザイリンクス デバイスにも適用できます。