[PS Power] シートの使用 (Zynq-7000 SoC 用) - 2022.1 日本語

コンフィギュレーションによって異なりますが、PS には 2 ～ 5 個の電源電圧があります。V^CCO_DDR 電圧は選択するメモリ インターフェイスによって異なり、V^CCO_MIO0 および V^CCO_MIO1 電圧はそれぞれのバンクで使用される I/O インターフェイスと規格によって異なります。

『Zynq-7000 SoC テクニカル リファレンス マニュアル』 (UG585) の PS。

[Processor]

PS で使用されるプロセッサは、デュアル コア Cortex® -A9 プロセッサです。このコアの使用数 (A9 Cores) とそれらのクロック周波数 (Clock (MHz)) は必ず指定する必要があります。平均的な使用率の場合、プロセッサの [Load] が 50% と示されます。この値はデザインにおけるプロセッサの負荷状況を反映するよう必要に応じて増減できます。0% の場合は、プロセッサが WFI (Wait for Interrupt) モードであることを示します。WFI モードでは、CPU のほとんどのクロックがロジックをパワーアップし続けないようになります。100% の場合は、COU が Dhrystone ベンチマークで実行されることを示します。CPU がどのサイクルでも使用されるループ プログラムを実行する場合、ロード パラメーターは 80% に設定して、Dhrystone よりも計算が少ないことを示す必要があります。

[PLLs]

PS には 3 つの ([PLLs]) があり、使用する場合は正確な周波数 ([MHz]) に設定する必要があります。デフォルトでは、プロセッサ PLL ([Processor]) およびメモリ PLL ([Memory]) はこれらに対応するクロック周波数の 2 倍の値で動作します。

[Memory Interface]

DDR2、DDR3、DDR3L、LPDDR2 メモリ インターフェイス ([Memory Type]) は、16 ビットまたは 32 ビットの [Data Width] でサポートされます。これらのメモリ インターフェイスはすべて DDR インターフェイスなので、クロック周波数 ([Clock (MHz)]) はデータ レートの半分です。[Read Rate] および [Write Rate] は使用率を示し、これらの値は合計して 100% またはそれ以下となるように設定します。[Data Toggle Rate] は、50% がランダム データのデータ ラインの平均値です。[Output Load] はボードのキャパシタンスです。外部終端 ([External Term]) は、データ ラインに使用される遠端並列終端です。

[I/O Interface]

PS はさまざまな標準インターフェイス ([I/O Standard])、そして一部の汎用 I/O をサポートします。2 つの I/O バンクがあり、1 つのバンクのインターフェイスすべてで同じ電圧を使用する必要があります。XPE では、利用可能な I/O インターフェイス ([I/O Interface])、I/O 規格 ([I/O Standard])、インターフェイスの数 ([Number of Interfaces])、および I/O バンクの割り当てが ([I/O Bank]) が表示されます。

図 1. [PS Power] シート (Zynq-7000 SoC 用)

[AXI Interfaces]

AXI インターフェイスの PS 側は、AXI 3 インターフェイス仕様に基づいています。各インターフェイスは複数の AXI チャネルで構成されます。PS-PL 間のインターフェイス用に 9 個の AXI インターフェイスがあります。

• AXI_ACP - PL 用のキャッシュ コヒーレント マスター ポート (x1)
• AXI_HP - PL 用の高性能/高帯域幅マスター ポート (x4)
• AXI_GP - 汎用ポート (x4、マスター ポート x2 とスレーブ ポート x2)