[PS Power] シートの使用 (Zynq UltraScale+ MPSoC 用) - 2022.1 日本語

Zynq UltraScale+ MPSoC ファミリは、ザイリンクス UltraScale MPSoC アーキテクチャで構成されています。この製品ファミリは、豊富な機能を備えた 64 ビット クワッド コア Arm® Cortex®-A53 およびデュアル コア Arm® Cortex®-R5F をベースとするプロセッシング システム (PS) とザイリンクスのプログラマブル ロジック (PL) UltraScale アーキテクチャを 1 つのデバイスに組み合わせたものです。

図 1 に示すように、[PS Power] シートでは次のコンフィギュレーションを選択できます。

• [Powered Down] モード
• [Deep Sleep] モード
• [User Config] モード

低電力ドメインとフル電力ドメイン

図 2 ～図 4 に示すように、[PS Power] シートではフル電力ドメインおよび低電力ドメインについてさまざまなコンフィギュレーションを選択できるようになりました。

プロセッサと PLL

UltraScale+ MPSoCの PS には、フル消費電力向けの機能豊富な 64 ビット クワッド コア Arm Cortex-A53 と、低消費電力ドメイン向けのデュアル コア Arm Cortex-R5F ベースのプロセッシング システム (PS) が統合されています。また、シングル デバイスにザイリンクスのプログラマブル ロジック (PL) UltraScale アーキテクチャも統合しています。フル電力ドメインでは APU、DDR、および Video PLL を利用でき、低電力ドメインでは I/O および RPU PLL を利用できます。

メモリ インターフェイスと I/O インターフェイス

Arm Cortex-A53 および Cortex-R5F CPU は、オンチップ メモリ、外部メモリ インターフェイス、幅広い周辺接続インターフェイスも備えています。

AXI FIFO (AFI) インターフェイス

低電力ドメインの AXI FIFO インターフェイスには、スレーブ インターフェイスが 1 つ、マスター インターフェイスが 1 つあります。一方、フル電力ドメインには、スレーブ インターフェイスが 6 つ、マスター インターフェイスが 2 つあります。