IP インテグレーターでは、デザインを作成していくときに基本的なデザイン ルール チェックがリアルタイムで実行されますが、クロック ピンの周波数が正しく設定されていないなどのデザイン エラーがまだある可能性があります。このようなエラーは、さらに徹底したデザイン検証を実行すると検出できます。デザインを検証するには、 をクリックするか、Tcl コマンド validate_bd_design を使用します。
[Validate Design] では、ブロック デザインのデザイン ルール チェックが適用され、エラーまたは警告があればレポートされます。エラーまたは警告メッセージをクリックすると、ブロック図で該当する部分がハイライトされます。ボード デザインを検証しておくと、デザイン フローの後半になってから問題に気づくというような状況を回避できるので、ザイリンクスではこのステップを推奨しています。
デザイン検証を実行すると、ブロック デザインのパラメーター伝搬も実行されます。パラメーター伝搬では、デザインのコンテキストや接続に基づいて、IP に関連付けられているパラメーターが自動的にアップデートされます。カスタム IP を特定の伝搬ルールを使用してパッケージすると、ブロック図の生成および検証時に IP インテグレーターでこれらのルールが適用されます。詳細は、 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994) のこのセクションを参照してください。