RTL ソース ファイルを指定してプロジェクトを作成したら、これらのソースを RTL コード開発、解析、合成、およびインプリメンテーションに使用できます。Vivado Design Suite での使用が最適になるように、RTL および XDC を作成するための推奨 RTL および制約テンプレートのライブラリがザイリンクスから提供されています。Vivado 合成およびインプリメンテーションでは、Verilog、VHDL、SystemVerilog、および XDC などの複数のソース ファイルの種類がサポートされます。RTL プロジェクトの作成方法および操作方法は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895) のこのセクションを参照してください。
『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) では、階層 RTL ソースおよびザイリンクス デザイン制約 (XDC) を定義するために最適なコーディング手法および設計テクニック、Vivado Design Suite 特有の機能の使用方法に関する情報、およびプログラムされたデザインのパフォーマンスを向上するためのテクニックを示します。