Vivado Design Suite には、ソース ファイルのタイプおよびデザイン タスクによって、さまざまなタイプのデザイン入力を使用できます。これらのタスクを実行するのに使用できるプロジェクト タイプは、次のとおりです。
- RTL プロジェクト
- RTL ソース ファイルおよび制約を追加し、Vivado IP カタログを使用して IP をコンフィギュレーションし、Vivado IP インテグレーターを使用して IP サブシステムを作成し、デザインを合成およびインプリメントして、デザイン プランニングおよび解析を実行できます。
- 合成後のプロジェクト
- 合成済みのサードパーティ ネットリストをインポートしてデザインをインプリメントし、デザイン プランニングおよび解析を実行できます。
- I/O プランニング プロジェクト
- RTL ソースの入力前に、空のプロジェクトを作成し、早期 I/O プランニングを実行したり、デバイスを調べたりできます。
- インポート プロジェクト
- 既存のプロジェクト ソースを、ISE Design Suite、ザイリンクス Synthesis Technology (XST)、または Synopsys Synplify からインポートできます。
- サンプル プロジェクト
- ザイリンクス評価ボードで使用可能な Zynq®-7000 SoC や MicroBlaze™ エンベデッド デザインなど、複数のサンプル プロジェクトから選択して使用できます。
- DFx
- パーシャル ビットストリームを読み込んでデバイスのリコンフィギャラブル領域を変更することにより、動作中の FPGA デザインを動的にリコンフィギュレーションできます。