エラボレート済み RTL デザインを開く - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: デザイン フローの概要 (UG892)

Document ID
UG892
Release Date
2022-04-20
Version
2022.1 日本語

Vivado Design Suite でエラボレート済みデザインを開くと、RTL ネットリストが拡張およびコンパイルされ、ターゲット デバイスに物理制約およびタイミング制約が適用されます。エラボレート済みデザインのさまざまなエレメントがメモリに読み込まれたら、必要に応じて解析および変更して、デザインを完成させることができます。詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895)このセクションを参照してください。

Vivado Design Suite には、DRC およびチェック ツールが含まれ、デザインでロジックが正しいかどうかを解析できます。ロジックが正しくコンパイルされたか、不足しているモジュールはないか、インターフェイスの不一致がないかなどをチェックできます。[Messages] ウィンドウでメッセージのリンクをクリックすると、Vivado IDE テキスト エディターで RTL ファイルの該当する行が表示されます。[Schematic] ウィンドウでは、ロジックの接続および階層をさまざまな方法で調べることができます。[Schematic] ウィンドウには、RTL ベースのロジック コンストラクトを使用して、RTL の接続が表示され、ロジックを選択したり、Vivado IDE テキスト エディターで RTL ファイルの特定の行を確認したりできます。詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895)このセクションを参照してください。

注記: RTL エラボレーションでは、FPGA テクノロジへのマップは実行されません。

レジスタなど、ロジック階層の特定のロジック インスタンスに定義されている制約は、RTL エラボレーションでは解決できない場合があります。エラボレーション中に生成されるロジック名と階層は、合成中に生成されるものと一致しない可能性があります。そのため、これらの制約が定義されている場合、RTL デザインをエラボレートしたときに制約マップに関する警告またはエラー メッセージが表示されることがありますが、合成を実行するとこれらの問題は解決されます。

Vivado IDE の I/O プランニング機能を使用すると、I/O ポートをインタラクティブに設定してエラボレート済み RTL デザインに割り当て、DRC を実行できます。可能であれば、合成後に I/O プランニングを実行することをお勧めします。これにより、クロックおよびロジック制約が最適になり、合成後に実行する DRC がより詳細に実行されます。詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。

ヒント: Report DRC コマンドをクリックすると、Vivado IDE により RTL および I/O の DRC が実行され、非同期クロック、ラッチなどのロジックの問題が特定されます。詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895)このセクションを参照してください。

エラボレート済みデザインを開くには、次のいずれかを実行します。

  • Flow Navigator の [RTL Analysis] セクションで Open Elaborated Design をクリックします。
  • Flow Navigator で RTL Analysis を右クリックして、New Elaborated Design をクリックします。
  • Flow > Open Elaborated Design をクリックします。

次の図に、エラボレート済み RTL デザインを開いた場合のデフォルト レイアウトを示します。回路図でロジック インスタンスを選択すると、RTL ソース ファイルおよびエラボレート済み RTL ネットリストで特定のインスタンスが選択されます。

図 1. エラボレート済みの RTL デザインのレイアウト