- Flow Navigator で RTL Analysis → Open Elaborated Design をクリックします。
- デザインがエラボレートされたら Flow Navigator の [RTL Analysis] の下の Report
DRC をクリックします。または、 をクリックします。 注記: または、Tcl コンソールに「
report_drc -name <results_name>」と入力します。 -
Report DRC ダイアログ ボックスで次のオプションを設定し、OK をクリックします。
- Results name
- DRC 結果の名前を指定します。ここで指定した名前が DRC ウィンドウのビューに表示されます。わかりやすい名前にしておくと、デバッグ中に DRC ウィンドウで特定の run を識別しやすくなります。
- Output file
- DRC 結果を保存する際のファイル名を入力できます (オプション)。デフォルト以外のパスを選択する場合は、参照ボタンを使用してください。
- Interactive Report File
- 指定したファイル名で結果がザイリンクス RPX ファイルに書き込まれます。RPX ファイルはインタラクティブ レポートで、すべてのレポート情報が含まれ、
open_reportコマンドを使用して Vivado Design Suite のメモリに読み込み直すことができます。 - 除外オブジェクト
- Rule Decks
- デザインで実行するルール デックを指定します。ルール デックは、一部のデザイン ルール チェックをまとめたコレクションです。エラボレーション中には、デフォルトのルール デックしか使用できません。ルール デックは、合成やインプリメンテーションの後など、FPGA デザイン フローのさまざまな段階で使用できます。
- default
- ザイリンクスの推奨するチェックのデフォルト セットを実行します。
- opt_checks
- ロジック最適化に関するチェックを実行します。
- placer_checks
- 配置に関するチェックを実行します。
- router_checks
- 配線に関するチェックを実行します。
- bitstream_checks
- ビットストリーム生成に関するチェックを実行します。
- timing_checks
- タイミング制約に関するチェックを実行します。注記: timing_checks ルール デックはエラボレートされたデザインではサポートされません。
- incr_eco_checks
- インクリメンタル ECO (Engineering Change Order) デザインの変更が有効かどうかがチェックされます。
- eco_checks
- ECO (Engineering Change Order) デザインの変更が有効かどうかが確認されます。注記: エラボレート済みデザインには、デフォルトのルール デックしか使用できません。
- Rules
- ルール デックを指定したら、必要に応じて実行するルールを変更します。
図 1. Report DRC ダイアログ ボックス