RTL プロジェクトの作成

RTL プロジェクトには、RTL、ブロックデザイン、IP および RTL ソースが含まれることがあります。このダイアログボックスでは、プロジェクト作成中に追加するソースを指定できます。それ以外のファイルも後の RTL コード開発、解析、合成、およびインプリメンテーション中に追加できます。RTL の開発および解析の詳細は、RTL デザインのエラボレーションを参照してください。

プロジェクトの作成の手順に従ってプロジェクトを作成します。
Project Type ページで、RTL Project を選択して、Next をクリックします。
注記: 必要に応じて、Do not specify sources at this time をオンにできます。これをオンにすると、デザインソースを追加する手順を飛ばして、ターゲットパーツを選択してプロジェクトを作成できます。

注記: エクステンシブルプラットフォームは、Vitis ソフトウェアプラットフォームでソフトウェアカーネルを組み込むために使用されます。このプロジェクトプロパティを設定すると、インターフェイスを追加するプラットフォームプロパティがイネーブルになり、Vitis ソフトウェアプラットフォームで追加できます。エクステンシブルプラットフォームの詳細は、『Vitis 統合ソフトウェアプラットフォーム資料: アプリケーションアクセラレーション開発』 (UG1393) の Vitis でのエンベデッドプラットフォームの作成を参照してください。
Add Sources ページで次のオプションを設定し、Next をクリックします。

Add Files

プロジェクトに追加するファイルを選択するためのファイルブラウザーが表示されます。RTL プロジェクトには、Verilog、VHDL、SystemVerilog、BD、XCI、EDIF、NGC、BMM、ELF およびその他のファイルタイプを追加できます。
注記: Add Source Files ダイアログボックスでは、各ファイルまたはディレクトリがそれとわかるようなアイコンで表示されます。小さい赤い四角は、読み出し専用であることを示します。

Add Directories

選択したディレクトリに含まれるすべてのファイルを追加します。指定したディレクトリにある有効なソースファイルがすべてプロジェクトに追加されます。

Add Sources from Subdirectories

リストされたディレクトリのディレクトリツリーからソースを追加してスキャンします。

Create File

VHDL、Verilog、Verilog ヘッダー、または SystemVerilog ファイルを作成する Create Source File ダイアログボックスが開きます。Create Source File ダイアログボックスで次のオプションを設定します。

File type

Verilog ファイル (.v)、Verilog ヘッダーファイル (.vh)、SystemVerilog ファイル (.sv)、VHDL ファイル (.vhdl)、またはメモリファイル (.mem) などのファイル形式のいずれかを指定します。

File name

新しい HDL ソースファイルの名前を指定します。

File location

ファイルを作成するディレクトリを指定します。

注記: ファイルのプレースホルダーがソースのリストに追加されます。ファイルは Finish をクリックすると作成されます。

Library

ファイルまたはディレクトリの RTL ライブラリを指定します。ライブラリ名は選択するか、Library テキストフィールドに新しいライブラリ名を入力して指定します。
注記: このオプションは、VHDL ファイルの場合のみ使用できます。デフォルトでは、HDL ソースファイルは xil_defaultlib ライブラリに追加されます。必要に応じて、ユーザー VHDL ライブラリを作成し、参照できます。Verilog および SystemVerilog ファイルの場合は、xil_defaultlib のままにしておきます。

HDL Source for

合成およびシミュレーション用の RTL ソースファイル、またはシミュレーションのみで使用する RTL テストベンチを指定します。

Remove

追加するファイルのリストから選択したソースファイルを削除します。

Move Up/Move Down

ファイルまたはディレクトリをリストの上または下方向に移動します。このファイル順は、合成やシミュレーションなどのダウンストリームプロセスでのエラボレーションやコンパイルの順序に影響します。

Scan and Add RTL Include Files into Project

すべての RTL ソースファイルをスキャンし、参照されている Verilog のインクルードファイルをプロジェクト構造にインポートします。

Copy Sources into Project

元のファイルを参照するのではなく、追加されたソースファイルとインクルードファイルをコピーしてローカルプロジェクトディレクトリに追加します。Add Directories ボタンをクリックしてソースファイルのディレクトリを追加した場合は、ファイルがローカルのプロジェクトにコピーされる際にディレクトリ構造もそのまま保持されます。詳細は、リモートソースの参照またはプロジェクトディレクトリへのソースのコピーを参照してください。

Add Sources from Subdirectories

Add Directories で指定したディレクトリのサブディレクトリに含まれるソースファイルをすべて追加します。

Target Language

デザインのターゲット言語を Verilog または VHDL に設定します。新しい RTF ファイルはデフォルトで指定したターゲット言語になります。指定したターゲット言語でデザインの出力ファイルが生成されます。

Simulator Language

シミュレーション用に出力ファイルが生成されるときの言語およびサードパーティのシミュレーションスクリプトで使用するファイルタイプを指定します。詳細は、『Vivado Design Suite ユーザーガイド: ロジックシミュレーション』 (UG900) を参照してください。

Add Sources

ファイルブラウザーが開き、Vivado Design Suite 用の Xilinx Core Instance (XCI) ファイル、または IP や CORE Generator コア (XCO) ファイルが 1 つのファイルにまとめられたコアコンテナーファイル (XCIX) を選択できます。Vivado IP インテグレーター機能または DSP サブデザイン用の Mathworks Simulink® プロジェクトファイル (SLX または MDL) からブロックデザイン (BD) ファイルを追加することもできます。
図 1. New Project ウィザード—Add Sources ページ

XCI ファイルは、IP の作成に使用されるプロジェクトオプション、カスタマイズパラメーター、ポートパラメーターなどの値を記録する IP-XACT コンポーネントインスタンスの XML ファイルです。XCIX は、IP ディレクトリ全体と、XCI 合成、シミュレーション、およびサポートファイルなど、すべての生成ファイルを含む圧縮されたバイナリファイルです。詳細は、『Vivado Design Suite ユーザーガイド: IP を使用した設計』 (UG896) の「コアコンテナーの使用」セクションを参照してください。

注記: Vivado IP カタログを使用して XCI または XCIX 形式の IP を追加すると、Vivado IDE は自動的に HDL ソースなどの生成されたターゲットをすべてプロジェクトにインポートします。合成を実行すると、その IP と最上位デザインが一緒に合成されます。

IP ソースの操作に示すように、IP カタログを使用すると、パラメーター指定したコアを Vivado IDE のプロジェクトに読み込むこともできます。
Add Constraints ページで次のオプションを設定し、Next をクリックします。

Add Files

プロジェクトに追加する Synopsys デザイン制約 (SDC) また XDC ファイルを指定するためのファイルブラウザーが開きます。

Create File

新しい最上位の XDC ファイルが作成されます。

Remove

制約リストから選択したファイルが削除されます。

Move Up/Move Down

制約ファイルをリストの上下方向に移動します。コマンドはリストされる順序に依存し、制約の最後のコマンドがそれより前のコマンドの結果を上書きします。

Copy Constraint Files into Project

元のファイルを参照するのではなく、ローカルファイルをコピーします。

注記: プロジェクトに関連付けられた RTL またはネットリストソースファイルと同じディレクトリの SDC または XDC ファイルは、プロジェクトに追加される制約ファイルとして自動的に表示されます。これらのファイルは必要に応じて削除できます。

図 2. New Project ウィザード—Add Constraints ページ
Default Part ページでザイリンクスパーツまたはターゲットデザインプラットフォーム (ターゲットデザインプラットフォーム(TDP) ボードを選択し、Next をクリックします。

Parts

使用可能なデバイスがリストされます。I/O ピンのカウントやルックアップテーブル (LUT) およびフリップフロップ (FF) の数、使用可能なブロック RAM などのデバイスリソースに関する情報が表形式で表示されます。このリストでは、製品、ファミリ、サブファミリ、パッケージ、スピードグレード、および温度などのフィルターを使用して、デバイスを絞り込むことができます。[Search] フィールドを使用して、特定のデバイスを検出することもできます。
Vivado Design Suite のインストールプロセスでは、Vivado ツールで必要とされるディスク空き容量を削減するため、インストールするザイリンクスデバイスを選択できます。現在システムにインストールされないパーツをターゲットにする必要がある場合は、ツールを終了して該当する追加パーツをインストールする必要があります。詳細は、『Vivado Design Suite ユーザーガイド: リリースノート、インストール、およびライセンス』 (UG973) のこのセクションを参照してください。

Boards

使用可能な開発ボード、TDP ボード、ボードで使用されるザイリンクスパーツなどがリストされます。デバイスリソースに関する情報が Parts と同様の表形式で表示されます。リストは、Vendor、Display Name、Board Rev でフィルターをかけて表示させることもできます。Search フィールドを使用して、特定のボードタイプを検出することもできます。

推奨: Vivado Design Suite プラットフォームボードフローをサポートするボードを選択すると、Vivado IP カタログおよび Vivado IP インテグレーターの自動化された機能を利用できます。たとえば、選択したボードで使用可能なインターフェイスをサポートする IP の I/O 制約を自動的に作成させることができます。詳細は、Vivado Design Suite プラットフォームボードフローの使用を参照してください。

図 3. New Project ウィザード—Default Part ページ
New Project Summary ページでプロジェクトに選択されたオプションを確認したら、Finish をクリックします。Finish をクリックすると、プロジェクトディレクトリ構造が作成され、プロジェクトに対してローカルに設定されているファイルがすべてコピーされ、プロジェクトファイルが書き出されます。作成する必要のあるデザインソースはすべて次の手順で定義して、ディスクに書き込まれるようにする必要があります。
オプション: 手順 3 で Create File オプションを使用すると、新しい HDL モジュールを作成してプロジェクトに追加するための Define Module ダイアログボックスが開きます。
図 4. Define Module ダイアログボックス

RTL ソースファイルが作成され、プロジェクトに追加されます。Sources ウィンドウに新しく定義したモジュールがリストされます。これらの新しいソースファイルでは、Verilog モジュールまたは VHDL エンティティが定義されますが、ファイルを編集してこれらのブロックのロジックまたはアーキテクチャを定義する必要があります。Vivado IDE テキストエディターで新しいソースファイルを編集するには、ファイルをダブルクリックするか、右クリックして Open File を選択します。新規作成したファイルの編集方法については、ソースファイルの編集を参照してください。

RTL プロジェクトの作成 - 2022.1 日本語

Vivado Design Suite ユーザーガイド: システムレベルデザイン入力 (UG895)