ザイリンクスの System Generator は DSP デザイン ツールで、RTL ソース ファイル、Simulink および MATLAB のソフトウェア モデル、および DSP システムの C/C++ コンポーネントを、1 つのシミュレーションおよびインプリメンテーション環境にまとめることができます。System Generator の使用方法については、『System Generator for DSP ユーザー ガイド』 (UG634) を参照してください。
System Generator デザインは、大型 HDL デザインに組み込まれることがよくあります。Vivado Design Suite で DSP モジュールを IP コアとしてパッケージし、ザイリンクス IP カタログに追加して、IP ソースの操作 で説明しているようにサブモジュールとしての任意階層に統合させるか、またはデザインの最上位にインポートするようにしてください。こうすることで、System Generator 内で開発および管理される IP ソースとして DSP モジュールを処理しながら、Vivado IDE で FPGA デザインのプロジェクトを管理できます。詳細は、 『Vitis Model Composer ユーザー ガイド』 (UG1483) の IP のインスタンシエーションを参照してください。