トライステート ポートを使用した IP バス インターフェイス - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力 (UG895)

Document ID
UG895
Release Date
2022-05-11
Version
2022.1 日本語

IP バス インターフェイスは、トライステート ポートに 3 つの信号 (I、O、T) を使用します。IP 設定に基づいて、3 つの信号のうち 1 つ、あるはそのすべての信号が、トライステート バッファーを介してシングル外部ポートとして使用されます。

インターフェイスの、論理から物理へのポート マッピングを実行する <port_map> セクションで、GPIO の場合は使用されている信号のみを定義する必要がありますが、I/O の場合は 3 つのすべての信号を物理ポートにマップする必要があります。

<interface mode="master" name="dip_switches_4bits" 
type="xilinx.com:interface:gpio_rtl:1.0">
      <port_maps>
        <port_map logical_port="TRI_I" physical_port="dip_switches_tri_i"/>
      </port_maps>
</interface>
<interface mode="master" name="iic_main" type="xilinx.com:interface:iic_rtl:1.0">
      <port_maps>
        <port_map logical_port="SDA_I" physical_port="iic_main_sda_i"/>
        <port_map logical_port="SDA_O" physical_port="iic_main_sda_o"/>
        <port_map logical_port="SDA_T" physical_port="iic_main_sda_t"/>
        <port_map logical_port="SCL_I" physical_port="iic_main_scl_i"/>
        <port_map logical_port="SCL_O" physical_port="iic_main_scl_o"/>
        <port_map logical_port="SCL_T" physical_port="iic_main_scl_t"/>
      </port_maps>
</interface>