プロジェクトでイネーブルになっている RTL ソース ファイルは、合成中に自動的にエラボレートされます。ソース ファイルは、制約の適用および RTL ネットリスト確認のために手動でエラボレートすることもできます。エラボレーションおよびコンパイルに関するメッセージは、[Messages] ウィンドウに表示されます。エラボレーションに使用される HDL 言語は、Vivado IDE の [Project Settings] ダイアログ ボックスの [General] ページで選択できます。詳細は、[General] ページ を参照してください。
エラボレーション結果は、デザインと一緒には保存されません。エラボレートされたデザインを開くたびに、エラボレーションが再実行されます。ただし、エラボレートされたデザインで作成された制約は保存できます。
デザイン ソース ファイルをプロジェクトにインポートしたら、次のいずれかのコマンドを使用してデザインをエラボレートして開きます。
- をクリックします。
- Flow Navigator の [RTL Analysis] セクションで Open Elaborated Design をクリックすると、エラボレート済みネットリスト、アクティブな制約セットおよびターゲット デバイスがメモリに読み込まれます。
エラボレートするデザイン名を指定するには、次のいずれかの方法を使用します。
- をクリックします。
- Flow Navigator の [RTL Analysis] 右クリック メニューから New Elaborated Design をクリックします。
デザイン ソースにアウト オブ コンテキスト モジュール、IP コア、ブロック デザイン、DSP モジュールがある場合は、メッセージがエラボレートされたデザインを開いたときに表示される可能性があります。このメッセージは、[Elaboration Settings] ダイアログ ボックスの [Link IP from OOC runs] および [Load constraints] オプションを選択している場合、エラボレートされたデザインを開くのに時間がかかる可能性があることを示しています。エラボレーションをスピードアップさせるには、これらオプションをオフにしてください。詳細は、[Elaboration] ページ を参照してください。
Vivado Design Suite でエラボレートされたデザインを開くと、RTL ソース ファイルがチェックおよびコンパイルされ、最上位回路図が生成され、デフォルトのビュー レイアウトでデザインが表示されます。
ほとんどの場合、Vivado IDE で自動的に最上位モジュールが検出されます。候補が複数ある場合は、その中から選ぶように、メッセージが表示されます。最上位モジュールは、[Sources] ウィンドウで右クリックし Set as Top コマンドを使用して手動で定義することもできます。
アイコンで表示されます。