IP の基礎 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)

Document ID
UG896
Release Date
2022-05-19
Version
2022.1 日本語

この章では、IP を使用した設計について説明します。

注記: Tcl コマンドの青色のリンクをクリックすると、『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) のそのコマンドの詳細を示すページが開きます。Vivado IDE の [Tcl Console] ウィンドウで「<command_name> -help」と入力してもヘルプ情報を表示できます。

ザイリンクス IP に関するプロセスでは、まず RTL デザインで使用する IP をカスタマイズします。 Vivado® Design Suite では、IP を次の方法でカスタマイズできます。

  • IP カタログから IP を直接カスタマイズしてプロジェクトに挿入する。
  • Manage IP プロジェクト フローを使用して、現在のプロジェクトおよびほかのプロジェクトで使用する IP のスタンドアロンのカスタマイズを作成する。詳細は、Manage IP プロジェクトの使用 を参照してください。
  • プロジェクト モードまたは非プロジェクト モードで、Tcl スクリプトを使用して IP をカスタマイズする。
  • ブロック デザイン (BD) を追加または作成する。

カスタマイズしたら、出力ファイルを生成するか、後で生成できます。

  • プロジェクト モードでは、出力ファイルがない場合、合成またはシミュレーションの前に必要な出力ファイルが自動的に生成されます。デフォルトでは、出力ファイルは合成用アウト オブ コンテキスト (OOC) で生成されます。詳細は、アウト オブ コンテキスト (OOC) フロー を参照してください。
  • 非プロジェクト モードでは、合成またはシミュレーションの前にユーザーが手動で出力ファイルを生成する必要があります。

デザインでカスタマイズした IP を使用するには、IP を最上位デザインの HDL コードにインスタンシエートする必要があります。IP 出力ファイルには、自動的に生成された VHDL および Verilog 両方のインスタンシエーション テンプレートが含まれます。詳細は、IP のプロジェクト設定 を参照してください。

ビデオ: Vivado IDE の使用については、Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門をご視聴ください。