ほとんどのザイリンクス IP では 1 つの言語 (Verilog または VHDL) の RTL ソースしか提供されないので、IP でサポートされる言語のライセンスがない場合、言語が固定されたシミュレータでのシミュレーションは実行できません。
デザインをシミュレーションして IP を含めるには、IP の適切なシミュレーション モデルを使用できるように、[Project Settings] ダイアログ
ボックスの [Simulation] ページで Simulator language
を設定します。SIMULATOR_LANGUAGE現在のプロジェクトの
SIMULATOR_LANGUAGE プロパティを使用すると、シミュレータでサポートされる言語を設定できます。設定可能な値は、Verilog、VHDL、Mixed のいずれかです。このプロパティは、Manage IP フロー、プロジェクト ベース
フロー、および非プロジェクト ベースのフローで設定できます。
IP によって、VHDL のシミュレーション ファイルまたは Verilog のシミュレーション ファイルが提供されます。[Simulator language] を Mixed に設定すると、異なる IP により、両方の言語の同じモジュールをシミュレータに送信できます。
Vivado シミュレータは混合言語シミュレータなので、VHDL および Verilog 両方のシミュレーション モデルを処理できます。サードパーティ シミュレータを使用していて 1 つの言語のライセンスしかない場合は、Simulator language をその言語に設定してください。
IP にビヘイビアー モデルが含まれなかったり、IP の言語が選択されたライセンスのあるシミュレータ言語と異なる場合は、Vivado ツールで構造シミュレーション モデル (<ip_name>_sim_netlist.v または <ip_name>_sim_netlist.vhdl) が自動的に生成され、シミュレーションがサポートされます。
named *_funcsim.v および **_funcsim.vhdl です。Vivado IDE で IP の構造シミュレーション モデルが生成されるようにするには、IP 出力ファイルを生成する際に合成済みデザイン チェックポイント (DCP) のオプションをオンにします。詳細は、出力ファイルの生成 を参照してください。
IP <project_name>.gen ディレクトリにあるシミュレーションに必要なファイルをすべてリビジョン管理システム下に置くには、合成をまず実行することをお勧めします。
シミュレータ言語が Mixed に設定されていない場合、デフォルトの OOC 合成を使用して IP を生成する必要がある可能性があります。使用している IP が、指定のシミュレーション言語で配布されていない場合、_sim_netlist.v または _sim_netlist.vhdl を作成する必要があります。これらのファイルは、OOC 合成フローの一部でのみ作成されます。使用可能なシミュレーション ファイルとシミュレーション言語の設定が一致しない場合は、次のメッセージが表示されます。
