Vivado IDE では、デザイン全体およびザイリンクス IP のユーザー定義の XDC タイミング制約および物理制約の両方が管理され、プロジェクトで複数回インスタンシエートされているザイリンクス IP の制約が関連付けられ、統一されます。
IP カタログのほとんどの IP では、ユーザーのカスタマイズに基づいて、IP の XDC 制約が生成されます。IP に含まれる制約は、デフォルトの合成設定を使用して最適化されます。
IP デザイン run のこれらの設定を変更しないでください。制約を適用する際に問題が発生する可能性があります。IP
の制約を自分で管理する場合は、IP で配布される XDC ファイルをディスエーブルにします。IP OOC 実行用の合成設定を変更する必要がある場合は、Tcl
コンソールで set_property コマンドを set_property <synthesis_option> <value> [get_runs
<ip_name>_synth_1] のように使用します。
合成 run プロパティを変更する Tcl コマンドの例
set_property STEPS.SYNTH.DESIGN.ARGS.FSM_EXTRACTION sequential /
[get_runs <ip_name>_synth_1]デザインの合成およびインプリメンテーション中は、ユーザー定義の制約を処理する前に (または制約ファイルによっては処理後に) IP で提供される XDC 制約が処理されます。
注意:
IP が OOC モードで合成されると、最上位合成 run でこれらの IP のブラック ボックスが推論されます。このため、最上位合成制約に含まれる IP 内部のピン、ネット、セルなどのオブジェクトは参照できません。インプリメンテーションでは、IP の DCP からのネットリストが、最上位デザイン ファイルの合成で生成されたネットリストとリンクされ、IP ブラック ボックスが解決されます。インプリメンテーションで使用するために生成された IP の XDC 出力ファイルがユーザー制約と共に適用されます。