メモリ IP は、ザイリンクス デバイスと IP 用にメモリ コントローラーを作成します。選択した FPGA 用のカスタマイズされた RTL ソース コード、ピン配置、デザイン制約を作成し、インプリメンテーションおよびシミュレーション用のスクリプト ファイルも作成します。
7 シリーズ デバイスでは、メモリ IP は MIG (Memory Interface Generator) と呼ばれます。この用語は UltraScale™ および UltraScale+ デバイスでは使用されなくなっています。詳細は、『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) および『Zynq-7000 SoC および 7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) を参照してください。
Zynq® UltraScale+™ MPSoC プロセッサのメモリ IP では、ピン プランニング プロジェクトが開き、そのデバイスに適したピンを設定できます。詳細は、『Vivado Design Suite ユーザー ガイド:I/O およびクロック プランニング』 (UG899) のこのセクションを参照してください。
また、ザイリンクス Document Navigator の [Designing with IP] デザイン ハブに、メモリ IP のビデオおよび資料へのリンクがリストされています。