I/O およびクロック プランニング デザイン フローの手順 - 2022.1 日本語

次の図に、プロジェクト デザイン フローの手順を示します。水平方向の矢印は、プロジェクト デザイン フローで I/O およびクロック プランニングを実行可能な段階を示します。I/O およびクロック プランニング デザイン フローの手順は、右側に示されています。

図 1. I/O およびクロック プランニング デザイン フロー

プロジェクト デザイン フローは、空の I/O プランニング プロジェクト、RTL デザイン プロジェクト、または合成後のネットリスト プロジェクトから開始します。これらのプロジェクト タイプのいずれかを使用すると、I/O およびクロック プランニング デザイン フローの次の手順を実行できます。

1. デバイスおよび代替パーツの選択

   パーツを選択する際は、最終的なデザインのリソースの見積もりに基づいてデバイスのサイズを決定します。パッケージは、メモリへのクリティカル配線など、PCB 要件に基づいて選択します。Versal には、ほかの I/O 操作には使用できない専用のハード メモリ コントローラー ピンもあります。スタックド シリコン インターコネクト (SSI) テクノロジを使用するデザインについては、 『ザイリンクス FPGA および SoC 用 UltraFast 設計手法ガイド』 (UG949) のこのセクションを参照してください。互換性のある代替パーツを指定することもできます。詳細は、「互換性のある代替デバイスの指定」を参照してください。

   ザイリンクス デバイスおよびその他のコンポーネントを含み、信頼性の高い評価プラットフォームまたは製品開発プラットフォームを提供するターゲット デザイン プラットフォーム ボードを選択することもできます。詳細は、「プラットフォーム ボード フローを使用した I/O およびクロック プランニング」を参照してください。

2. コンフィギュレーション、DCI カスケード、および内部 VREF の選択

   ザイリンクス デバイスは、電源を投入するたびにコンフィギュレーションする必要があります。ビットストリームは、異なるコンフィギュレーション モードをイネーブルにする特別のコンフィギュレーション ピンを介してデバイスに読み込みます。Versal では、デバイス イメージを読み込みます。アプリケーションで使用するコンフィギュレーション モードは、デザインの I/O プランニングに影響します。I/O 割り当てを開始する前に、コンフィギュレーション モードを決定しておくことが必要です。コンフィギュレーション モードは一部のピンの接続を決定するだけでなく、多目的ピンを含む I/O バンクに必要な VCCO 電圧も決定します。詳細は、「デバイス コンフィギュレーション モードの設定」を参照してください。

   伝送ラインの特性インピーダンスを一致させてシグナル インテグリティを向上するため、I/O 規格によって、デジタル制御インピーダンス (DCI) でドライバーの出力インピーダンスを制御するか、ドライバー、レシーバー、またはその両方に並列終端を追加できます。DCI では、各 I/O バンクの 2 つの多目的基準ピンを使用して、ドライバーのインピーダンスまたはバンクのすべての I/O の並列終端値を制御します。

   差動入力バッファーを使用するシングルエンド I/O 規格には、基準電圧 (VREF) が必要です。INTERNAL_VREF 制約を使用して内部 VREF を生成できるので、PCB 上で特定の基準電圧電源レールを提供する必要はありません。7 シリーズおよび UltraScale™ アーキテクチャでは、これにより I/O バンクの多目的 VREF ピンをほかの I/O ポート割り当てに使用できます。詳細は、「デバイデバイス制約の設定」を参照してください。

3. I/O ポートおよびクロックの設定

   デバイス上の I/O ポートでは、IOSTANDARD、SLEW、DRIVE などの複数の I/O 関連の制約がサポートされています。これらのポートを、システム レベル デザインに必要な規格をサポートするよう設定します。I/O 規格の定義が、ピン配置に影響する可能性があります。たとえば、1 つの I/O バンクで組み合わせることができる I/O 規格とできない I/O 規格があります。詳細は、「I/O ポートの設定」を参照してください。

   ザイリンクス デバイスは、クロック領域の列と行に分割されています。1 つのクロック領域には、コンフィギャラブル ロジック ブロック (CLB)、I/O バンク、DSP スライス、ブロック RAM、インターコネクト、および関連のクロック リソースが含まれます。各 I/O バンクには、システムまたはボード クロックをデバイスに取り込み、クロック配線リソースに供給するクロック兼用入力ピンがあります。デザインのクロックをデバイス全体に分配できるよう、これらのクロック リソースの使用をプランニングする必要があります。Versal には、グローバル クロッキングを使用しない高速 I/O 専用のクロッキングがあります。これらの I/O に正しくクロックが供給されていることを確認してください。詳細は、「クロック プランニング」を参照してください。

   注記: I/O プランニング プロジェクトでは、クロック オブジェクトが定義されていないので、クロック プランニングを実行することはできません。
   推奨: ザイリンクスでは、Vivado IP カタログの Clocking Wizard を使用して、混合モード クロック マネージャー (MMCM) または位相ロック ループ (PLL) モジュールを生成してクロック接続を定義することをお勧めします。詳細は、 『Clocking Wizard LogiCORE IP 製品ガイド』 (PG065) を参照してください。Advanced IO Wizard を使用して I/O インターフェイス デザインを含むクロッキングを生成することもできます。
4. メモリ コントローラー I/O ポートの割り当て

   メモリ IP は、FPGA デザインとサポートされる外部メモリ デバイスの通信用にあらかじめ設計されたコントローラーおよび物理層 (PHY) を使用するメモリ コントローラーを定義します。イーサネット IP および PCI Express® (PCIe) テクノロジ IP だけでなく、高速メモリ コントローラーにもクロックおよびスキューの要件によって特別なピン配置要件があります。

   ギガビット トランシーバー (GT)、PCIe テクノロジ、およびメモリ IP に対しては、コアをデザインに追加する際に、IP カスタマイズの一部として I/O 物理ピン割り当てを実行する必要があります。IP によっては、I/O 割り当てを変更するのに、デザインに含まれる IP をカスタマイズし直す必要があります。IP のカスタマイズおよび IP の操作については、 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してください。UltraScale アーキテクチャのメモリ IP では、I/O 割り当ては標準 I/O プランニング フローに統合されているので、I/O 割り当てを変更する際にメモリ IP をカスタマイズし直す必要はありません。詳細は、「UltraScale アーキテクチャのメモリ IP の I/O プランニング プロジェクト」を参照してください。

   注記: I/O プランニング プロジェクトには、メモリ コントローラー、PCIe、ギガビット トランシーバーなどの複雑な IP の IP ファイルからの物理ピン割り当ては読み込まれません。詳細は、「I/O ポートを含む IP の I/O およびクロック プランニング」を参照してください。
5. I/O ポートの配置

   デザインの I/O ポートを、デバイス上のパッケージ ピンにインタラクティブに割り当てることができます。これには、[I/O Ports] ウィンドウで個別の I/O ポートまたは I/O ポートのグループ (インターフェイス) を選択し、[Package] ウィンドウでパッケージ ピンに、または [Device] ウィンドウで I/O パッドに割り当てます。Advanced I/O Planner では、ニブルまたはバンク単位でのピン配置も可能です。このツールを使用すると、XPIO バンクのすべての I/O インターフェイスを理解し、すべてを一度に自動配置できます。詳細は、「I/O ポートの配置」を参照してください。

   合成済みデザインからの情報を使用して、Vivado Design Suite で I/O ポートを自動的に配置することも可能です。詳細は、「I/O ポートの自動配置」を参照してください。

6. DRC および SSN 解析の実行

   I/O およびクロックを割り当てたら、デザイン ルール チェック (DRC) および同時スイッチ ノイズ (SSN) 解析を実行してデザインを解析することが重要です。DRC は、指定したデザイン ルールのセットに対して現在のデザインをチェックし、違反がある場合はレポートします。詳細は、「DRC の実行」を参照してください。

   SSN 解析では、同時に切り替わる出力が I/O バンク内のほかの出力ポートに与える影響を見積もります。この見積もりには I/O バンク特定の電気特性も考慮され、デザインで発生する可能性のあるノイズに関連した問題が特定されます。詳細は、「SSN 解析」を参照してください。

   注記: SSN 解析の見積もり値は、デザインで発生する可能性のあるノイズに関連した問題を特定するためのもので、最終デザインを確定するための検証方法としては使用しないでください。
   推奨: ザイリンクスでは、インプリメンテーション後だけではなく、合成後のインプリメンテーション前に DRC および SSN 解析を実行することをお勧めします。そうすると、デザイン サイクルの早期に問題を検出できます。
7. デザインのインプリメント

   ザイリンクス デバイスをコンフィギュレーションするためのビットストリームを生成する前に、デザインをインプリメントする必要があります。インプリメンテーションでは、Vivado ツールによりデザイン エレメントのデバイス リソースへの配置、デザイン ネットワークの配線、消費電力削減およびタイミング クロージャ達成のための最適化が実行されます。詳細は、 『Vivado Design Suite ユーザー ガイド: 合成』 (UG901) および 『Vivado Design Suite ユーザー ガイド: インプリメンテーション』 (UG904) を参照してください。

8. PCB データ (XDC、CSV、IBIS) の生成

   I/O およびクロック プランニングは繰り返しプロセスであり、PCB またはシステム設計者と FPGA 設計者の間での情報交換が必要です。このプロセスは、CSV ファイルからインポートされたターゲット デバイスのピン配置を使用した、PCB からの入力で開始できます。I/O およびクロック プランニング フローの手順を完了したら、CSV ファイルおよび IBIS (I/O Buffer Information Specification) モデルを使用して、ピン配置をデバイス モデルと共にシグナル インテグリティ解析用に戻すことができます。詳細は、「システム設計者との情報共有」を参照してください。