I/O ポートを定義してパッケージ ピンに配置したら、I/O ピン プランニング プロジェクトを RTL プロジェクトに変換できます。ポート定義は、RTL デザインの最上位モジュールを指定に応じて Verilog または VHDL のいずれかで作成するために使用されます。差動ペア バッファーは最上位モジュールに追加されます。バス定義も RTL に含まれます。プロジェクト プロパティは、RTL プロジェクト タイプに適合するよう変更されます。
重要: RTL プロジェクトに変換した後、I/O ピン プランニング プロジェクトに戻すことはできません。
プロジェクト変換するには、次の手順に従います。
-
をクリックします。
注記: または、Flow Navigator で Migrate to RTL をクリックします。
- [Migrate to RTL] ダイアログ ボックス (次の図) で次のオプションを選択し、OK クリックします。
- [Top RTL file]
- デザインの最上位モジュールを作成するための Verilog (
.v) または VHDL (.vhd) ファイルを指定します。この HDL ファイルには、モジュール定義、ポート定義、方向、バス ピンの幅が含まれます。 - [Netlist format]
- 最上位モジュールのフォーマットに [Verilog] または [VHDL] を選択します。
- [Write diff buffers]
- 最上位モジュール定義の一部として差動ペア バッファーを記述します。これにより、I/O ピン プランニング プロジェクトで定義した差動ペアがすべて保持されます。
I/O ピン プランニング プロジェクトを RTL プロジェクトに変換したら、プロジェクトにソースを追加し、デザインで作業を開始できます。詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895) の「ソース ファイルの操作」を参照してください。