メモリ、GT、PCIe、およびイーサネット インターフェイスなどの IP には、それらの IP に関連付けられた I/O ポートがあります。I/O プランニング プロセスを開始する前に、Vivado Design Suite の IP 機能を使用してこれらの IP を適切に設定しておく必要があります。これらのインターフェイスは通常タイミング クリティカルなので、デバイスのピン割り当てを考慮する際はこれらの IP を始点として使用します。また、これらの IP を使用する場合は、I/O ピン プランニング プロセスに RTL または合成済みデザインを使用します。
GT、PCIe IP、イーサネット、およびメモリ IP のコアの I/O 物理ピン割り当ては、デザインに追加するときの IP カスタマイズで実行します。I/O 割り当てを変更するには、デザインに含まれる IP をカスタマイズし直します。IP のカスタマイズおよび IP の操作については、 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してください。UltraScale アーキテクチャのメモリ IP では、I/O 割り当ては標準 I/O プランニング フローに統合されているので、I/O 割り当てを変更する際にメモリ IP をカスタマイズし直す必要はありません。詳細は、「UltraScale アーキテクチャのメモリ IP の I/O プランニング プロジェクト」を参照してください。