INTERNAL_VREF 制約の作成 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング (UG899)

Document ID
UG899
Release Date
2022-05-04
Version
2022.1 日本語

ザイリンクス FPGA には、INTERNAL_VREF 制約を有効にして、内部生成された基準電圧を使用するオプションがあります。内部生成すると PCB 上で特定の VREF 電源レールを提供する必要がなくなり、I/O バンク内の多目的 VREF ピンを通常の I/O ピンとして使用できるようになります。

ヒント: INTERNAL_VREF 制約が設定されていない I/O バンクは、[Device Constraints] ウィンドウの [NONE] フォルダーの下に表示されます。

INTERNAL_VREF 制約を作成するには、[Device Constraints] ウィンドウで I/O バンクを該当する電圧フォルダー ([0.7V] または [0.84V] など) にドラッグ アンド ドロップします。

図 1. 内部 VREF 制約の作成