空の I/O プランニング プロジェクトを作成すると、デザイン ソース ファイルがない状態で、デバイスを調べたり、初期 I/O ポート割り当てたりできます。この方法では、RTL ソース ファイルまたはネットリストはなく、初期の I/O プランニングおよびボード レベルの統合を実行します。これにより、ピン配置を設計の初期段階で定義でき、設計サイクルの後の方でデバイスのピン配置に関連する変更を繰り返さなくて済みます。I/O プランニング プロジェクトを使用すると、次が可能です。
- デバイスおよび I/O ポート割り当てを PCB 設計からインポート、または I/O ポートを手動で作成。
- デバイスおよび I/O ポート割り当てをエクスポートして PCB 設計用に渡したり、後続のデザイン プロセスで使用。
- ポート定義とピン割り当てが解決した後、I/O プランニング プロジェクトを RTL プロジェクトに変換。
- ポート定義に基づいてデザインの最上位の Verilog または VHDL モジュール定義を作成。
I/O ピン プランニング プロジェクトでポート割り当てを完了したら、RTL プロジェクトに変換し、デザインの最上位の Verilog または VHDL モジュール定義を作成できます。これにより、RTL デザインを開始するときに既に承認した I/O プランニングを使用できます。詳細は、「I/O プランニング プロジェクトの RTL プロジェクトへの変換」を参照してください。
注記: I/O プランニング プロジェクトの作成方法は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895) の「I/O プランニング プロジェクト」を参照してください。PCB 設計で定義されたピン割り当てのインポートまたは別の Vivado Design Suite プロジェクトからのピン割り当てのインポートについては、「I/O ポートの定義と設定」を参照してください。