この資料に関連する設計プロセス - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング (UG899)

Document ID
UG899
Release Date
2022-05-04
Version
2022.1 日本語

ザイリンクスの資料は、開発タスクに関連する内容を見つけやすいように、標準設計プロセスに基づいて構成されています。 Versal® ACAP デザイン プロセスのデザイン ハブおよびデザイン フロー アシスタントは、ザイリンクス ウェブサイトからアクセスできます。この資料では、次の設計プロセスについて説明します。

システム/ソリューション プランニング
システム レベルのコンポーネント、パフォーマンス、I/O、およびデータ転送要件を特定します。ソリューションの PS、PL、および AI エンジン へのアプリケーション マップも含まれます。

次の表は、各アーキテクチャで利用可能なさまざまなインターフェイス速度オプションをまとめたもので、資料を探しやすくしています。なお、表中のビット レートは、スピード グレードが -3 のデバイスで LVDS を使用した場合のハードウェア特性に基づいています。

表 1. IP およびクロック プランニングの資料
デバイス アーキテクチャ 追加考慮事項 関連リンク
7 シリーズ HRIO (低速 I/O)
  • ビット レート 0 ~ 1250 Mb/s
HPIO (高速 I/O)
  • ビット レート 0 ~ 1600 Mb/s
UltraScale/UltraScale+ コンポーネント モード (低速 I/O)
  • UltraScale HP/HR バンクまたは UltraScale+ HP バンクのビット レート 0 ~ 1250 Mb/s
  • UltraScale+ HD バンクのビット レート 0 ~ 250 Mb/s
ネイティブ モード (高速 I/O)
  • ビット レート 300 ~ 1600 Mb/s (HP バンクのみ)
Versal ACAP I/O ロジック (低速 I/O)
  • ビット レート 0 ~ 300 Mb/s (HD および XP バンクの両方)
XPIO (高速 I/O)
  • ビット レート 200 ~ 1800 Mb/s (XP バンクのみ)