概要 - 2022.1 日本語

Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング (UG899)

Document ID
UG899
Release Date
2022-05-04
Version
2022.1 日本語

I/O およびクロック プランニングは、FPGA/ACAP とプリント回路基板 (PCB) の接続性を定義および解析し、デバイスの物理的なピンにインターコネクト信号を割り当てるプロセスです。PCB 設計、FPGA 設計、およびシステム設計にかかわるプロセスであり、次のような考慮事項および要件があります。

  • クリティカル信号の接続を効率化することにより、信号を短くして信号が交差するのを回避。
  • デバイスに送受信される高速信号のインテグリティを保持。
  • 代替デバイスでも機能する I/O 設定を選択。
  • PCB 上で使用可能な電源およびグランド信号を決定。
  • 適切なデカップリングのための PCB 要件を確立。
  • デバイスのプログラムおよびデバッグに関する考慮事項を特定。

ピン配置が最適化されていないと遅延が増加し、タイミングおよびシグナル インテグリティ要件を満たす障害となります。PCB から FPGA/ACAP ダイへのデータフローを考慮すると、最適なピン配置を短期間で定義でき、内部および外部のトレース長を削減し、配線の密集を緩和できます。この章では、 Vivado® 統合設計環境 (IDE) というグラフィカル ユーザー インターフェイス (GUI) を使用した I/O およびクロック プランニングのプロセスの概要を説明します。